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하드웨어 가속 장치로부터 요청 트랜잭션을 수신하는 SoC(System-on-Chip) 버스 인터페이스;미리 정해진 패킷 프로토콜에 따라, 상기 SoC 버스 인터페이스를 통해 수신한 요청 트랜잭션을 패킷으로 변환하는 마스터 프로토콜 처리기; 및상기 패킷을 직렬 전송하는 직렬 트랜시버를 포함하는메모리 액세스를 위한 직렬 통신 장치
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제1항에 있어서,상기 마스터 프로토콜 처리기는,상기 SoC 버스 인터페이스를 통해 수신한 요청 트랜잭션으로부터 헤더 패킷 및 데이터 패킷을 생성하는 패킷 생성 모듈;상기 직렬 트랜시버에 상기 헤더 패킷 및 상기 데이터 패킷을 함께 전송하는 제1 전송 레인; 및상기 직렬 트랜시버에 상기 데이터 패킷만을 전송하는 하나 이상의 제2 전송 레인을 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제2항에 있어서,상기 제1 전송 레인 및 상기 하나 이상의 제2 전송 레인은,상기 데이터 패킷을 저장하는 요청 페이로드 버퍼;상기 요청 페이로드 버퍼에 저장된 데이터의 길이를 저장하는 요청 페이로드 길이 버퍼; 및상기 요청 페이로드 버퍼 및 상기 요청 페이로드 길이 버퍼에 저장된 데이터에 기초하여 패킷 포매팅(packet formatting)을 수행하는 요청 패킷 포매터(packet formatter)를 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제3항에 있어서,상기 하나 이상의 제2 전송 레인은,재시도 페이로드 버퍼, 재시도 페이로드 주소 버퍼 및 재시도 길이 버퍼와, 상기 재시도 페이로드 버퍼, 상기 재시도 페이로드 주소 버퍼 및 상기 재시도 길이 버퍼를 제어하는 재시도 제어기를 더 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제3항에 있어서,상기 제1 전송 레인은,상기 헤더 패킷을 저장하는 요청 헤더 버퍼를 더 포함하고,상기 요청 패킷 포매터는,상기 요청 헤더 버퍼, 상기 요청 페이로드 버퍼 및 상기 요청 페이로드 길이 버퍼에 저장된 데이터에 기초하여 패킷 포매팅을 수행하는, 메모리 액세스를 위한 직렬 통신 장치
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제5항에 있어서,상기 제1 전송 레인은,재시도 헤더 버퍼, 재시도 페이로드 버퍼, 재시도 페이로드 주소 버퍼 및 재시도 길이 버퍼와, 상기 재시도 헤더 버퍼, 상기 재시도 페이로드 버퍼, 상기 재시도 페이로드 주소 버퍼 및 상기 재시도 길이 버퍼를 제어하는 재시도 제어기를 더 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제3항에 있어서,상기 마스터 프로토콜 처리기는,상기 직렬 트랜시버로부터 완료 패킷을 수신하는 복수의 수신 레인; 및상기 복수의 수신 레인을 통해 수신한 데이터를 상기 SoC 버스 인터페이스에 제공하는 패킷 소비 모듈을 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제7항에 있어서,상기 복수의 수신 레인은 상기 완료 패킷을 검사하는 완료 패킷 분석 모듈을 포함하고,상기 완료 패킷 분석 모듈은 수신한 패킷에 대한 데이터 무결성 정보를 생성하여 상기 요청 패킷 포매터에 제공하는, 메모리 액세스를 위한 직렬 통신 장치
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제8항에 있어서,상기 요청 패킷 포매터는 상기 데이터 무결성 정보에 기초하여, 수신된 패킷이 정상인 경우에는 Ack를 생성하고 비정상인 경우에는 Nak를 생성하는, 메모리 액세스를 위한 직렬 통신 장치
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SoC(System-on-Chip) 버스 호환 메모리 제어기에 의해 액세스되는 SoC 버스 인터페이스;미리 정해진 패킷 프로토콜에 따라 생성된 패킷을 직렬 수신하는 직렬 트랜시버; 및상기 직렬 트랜시버를 통해 수신한 상기 패킷을 변환하여 상기 SoC 버스 인터페이스에 제공하는 슬레이브 프로토콜 처리기를 포함하는메모리 액세스를 위한 직렬 통신 장치
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제10항에 있어서,상기 슬레이브 프로토콜 처리기는,상기 직렬 트랜시버를 통해 수신한 헤더 패킷 및 데이터 패킷을 함께 전송하는 제1 수신 레인;상기 데이터 패킷만을 하나 이상의 제2 수신 레인; 및상기 제1 수신 레인 및 상기 하나 이상의 제2 수신 레인을 통해 수신한 데이터를 상기 SoC 버스 인터페이스에 전송하는 패킷 소비 모듈을 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제11항에 있어서,상기 제1 수신 레인 및 상기 하나 이상의 제2 수신 레인은,상기 직렬 트랜시버를 통해 수신한 상기 데이터 패킷을 검사하는 요청 패킷 분석 모듈;상기 데이터 패킷을 저장하는 요청 페이로드 버퍼; 및상기 요청 페이로드 버퍼에 저장된 데이터의 길이를 저장하는 요청 길이 버퍼를 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제12항에 있어서,상기 제1 수신 레인의 상기 요청 패킷 분석 모듈은, 상기 직렬 트랜시버를 통해 수신한 상기 헤더 패킷을 추가로 검사하고,상기 제1 수신 레인은, 상기 헤더 패킷을 저장하는 요청 헤더 버퍼를 더 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제12항에 있어서,상기 슬레이브 프로토콜 처리기는,상기 SoC 버스 인터페이스를 통해 수신한 응답 트랜잭션으로부터 완료 패킷을 생성하는 패킷 생성 모듈; 및상기 직렬 트랜시버에 상기 완료 패킷을 전송하는 제1 전송 레인을 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제14항에 있어서,상기 제1 전송 레인은,상기 완료 패킷을 저장하는 완료 페이로드 버퍼;상기 완료 페이로드 버퍼에 저장된 데이터의 길이를 저장하는 완료 페이로드 길이 버퍼; 및상기 완료 페이로드 버퍼 및 상기 완료 페이로드 길이 버퍼에 저장된 데이터에 기초하여 패킷 포매팅(packet formatting)을 수행하는 완료 패킷 포매터(packet formatter)를 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제15항에 있어서,상기 제1 전송 레인은,재시도 페이로드 버퍼, 재시도 페이로드 주소 버퍼 및 재시도 길이 버퍼와, 상기 재시도 페이로드 버퍼, 상기 재시도 페이로드 주소 버퍼 및 상기 재시도 길이 버퍼를 제어하는 재시도 제어기를 더 포함하는, 메모리 액세스를 위한 직렬 통신 장치
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제15항에 있어서,상기 요청 패킷 분석 모듈은 수신한 패킷에 대한 데이터 무결성 정보를 생성하여 상기 완료 패킷 포매터에 제공하는, 메모리 액세스를 위한 직렬 통신 장치
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제15항에 있어서,상기 완료 패킷 포매터는 상기 데이터 무결성 정보에 기초하여, 수신된 패킷이 정상인 경우에는 Ack를 생성하고 비정상인 경우에는 Nak를 생성하는, 메모리 액세스를 위한 직렬 통신 장치
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하드웨어 가속 장치로부터 요청 트랜잭션을 수신하고, 미리 정해진 패킷 프로토콜에 따라 상기 요청 트랜잭션을 패킷으로 변환하여 직렬 전송하는 메모리 확장기; 및상기 미리 정해진 패킷 프로토콜에 따라 상기 직렬 전송된 상기 패킷을 수신하고, 상기 패킷을 상기 요청 트랜잭션으로 변환하여, 메모리 장치를 액세스하는 외부 메모리 인터페이스를 포함하고,상기 외부 메모리 인터페이스는,상기 직렬 전송된 상기 패킷을 상기 요청 트랜잭션으로 변환하는 복수의 슬레이브 프로토콜 처리기를 포함하는,메모리 액세스를 위한 직렬 통신 시스템
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제19항에 있어서,상기 메모리 확장기는 제1 메모리 확장기 및 제2 메모리 확장기를 포함하고,상기 복수의 슬레이브 프로토콜 처리기는,상기 제1 메모리 확장기로부터 패킷화된 요청 트랜잭션을 수신하여 상기 메모리 장치를 액세스하는 제1 슬레이브 프로토콜 처리기; 및상기 제2 메모리 확장기로부터 패킷화된 요청 트랜잭션을 수신하여 상기 메모리 장치를 액세스하는 제2 슬레이브 프로토콜 처리기를 포함하는, 메모리 액세스를 위한 직렬 통신 시스템
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