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반도체 영역의 선택적 식각방법, 반도체층의 분리방법 및 반도체소자를 기판으로부터 분리하는 방법

  • 기술번호 : KST2014003788
  • 담당센터 : 광주기술혁신센터
  • 전화번호 : 062-360-4654
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 n-GaN계열의 제1 반도체영역과 상기 제1 반도체영역과 다른 도전 유형을 갖는 GaN계열의 제2반도체 영역을 포함하는 반도체 구조물을 양극으로 하고 전해액을 음극으로 하여 전해 에칭을 수행하여, 제1 반도체영역의 에칭 속도가 제2 반도체 영역의 에칭 속도에 비해 큰 반도체층 분리방법을 제공한다.GaN, 기판 분리, 전해액, 전해에칭
Int. CL H01L 21/306 (2006.01) H01L 21/3063 (2006.01)
CPC H01L 21/30635(2013.01)
출원번호/일자 1020070103186 (2007.10.12)
출원인 전남대학교산학협력단
등록번호/일자 10-0889978-0000 (2009.03.16)
공개번호/일자
공고번호/일자 (20090325) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.10.12)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 전남대학교산학협력단 대한민국 광주광역시 북구

발명자

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번호 이름 국적 주소
1 류상완 대한민국 광주 북구
2 박준모 대한민국 광주 남구

대리인

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번호 이름 국적 주소
1 정태훈 대한민국 서울특별시 송파구 법원로 ***, A동 ****호(문정동, 엠스테이트)(특허법인 티앤아이)

최종권리자

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번호 이름 국적 주소
1 전남대학교산학협력단 대한민국 광주광역시 북구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.10.12 수리 (Accepted) 1-1-2007-0733797-96
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2007.10.19 수리 (Accepted) 1-1-2007-0748940-70
3 선행기술조사의뢰서
Request for Prior Art Search		 2008.04.07 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2008.05.06 수리 (Accepted) 9-1-2008-0025551-08
5 의견제출통지서
Notification of reason for refusal		 2008.09.24 발송처리완료 (Completion of Transmission) 9-5-2008-0490829-62
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.11.24 수리 (Accepted) 1-1-2008-0807065-97
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.12.24 수리 (Accepted) 1-1-2008-0887424-38
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2009.01.28 수리 (Accepted) 1-1-2009-0055271-47
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.02.24 수리 (Accepted) 1-1-2009-0114887-79
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.02.24 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0114886-23
11 등록결정서
Decision to grant		 2009.03.13 발송처리완료 (Completion of Transmission) 9-5-2009-0112625-24
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.07.23 수리 (Accepted) 4-1-2012-5157698-67
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.01.02 수리 (Accepted) 4-1-2014-0000058-61
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.06.08 수리 (Accepted) 4-1-2015-5076218-57
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.07.07 수리 (Accepted) 4-1-2016-5093177-51
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.30 수리 (Accepted) 4-1-2018-5056463-72
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번호 청구항
1 1
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4 4
제1 기판 상에 N형 GaN계열의 반도체층을 포함하는 반도체 구조물을 준비하는 단계;상기 반도체 구조물을 제2 기판에 부착하는 단계; 상기 반도체 구조물을 양극으로 하고 옥살산을 포함하는 전해액을 음극으로 하여 전해 에칭을 수행하는 단계; 및상기 반도체층의 식각에 의해 제1 기판과 제2 기판이 서로 분리되는 것으로 특징으로 하는 반도체 구조물의 분리방법
5 5
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6 6
제1 기판 상에 N형 GaN계열의 제1 반도체층과 상기 제1 반도체영역과 다른 도핑 유형을 갖는 GaN계열의 제2 반도체층, 및 반도체 소자부를 순차적으로 준비하는 단계;상기 반도체 소자부를 제2 기판에 부착하는 단계; 상기 제1 기판과 상기 제2 기판을 양극으로 하고 옥살산을 포함하는 전해액을 음극으로 하여 전해 에칭을 수행하는 단계; 및상기 제1 반도체층의 에칭 속도가 상기 제2 반도체층의 에칭 속도에 비해 큼을 이용하여 상기 제1 반도체층이 상기 제2 반도체 보다 빨리 되어 상기 제1 기판과 상기 제2 기판은 상기 제1 반도체층의 식각에 의해 분리되는 것으로 특징으로 하는 반도체소자를 기판으로부터 분리하는 방법
7 7
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8 8
제6 항에 있어서, 상기 제1 반도체층과 다른 도핑 유형을 갖는 GaN계열은 도핑되지 않거나 P형 도핑된 것을 특징으로 하는 반도체소자를 기판으로부터 분리하는 방법
9 9
제6 항에 있어서, 상기 제2 반도체층은 상기 반도체 소자부의 일부를 구성하거나 더미 형태로 삽입되는 반도체소자를 기판으로부터 분리하는 방법
10 10
제6 항에 있어서, 상기 반도체 소자부를 제2 기판에 부착하기 전에, 상기 제1 반도체층의 적어도 일부를 노출 시키기 위해 상기 반도체소자부와 상기 제2 반도체층을 식각하는 단계를 더 포함하는 반도체소자를 기판으로부터 분리하는 방법
11 11
제10 항에 있어서, 상기 제2 반도체층의 식각 단계 이후에, 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자를 기판으로부터 분리하는 방법
12 12
제6 항에 있어서, 상기 제1 기판은 반도체 기판이고, 제2 기판은 금속 기판인 것을 특징으로 하는 반도체소자를 기판으로부터 분리하는 방법
13 13
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1 KR101001773 KR 대한민국 FAMILY
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3 WO2009048265 WO 세계지적재산권기구(WIPO) FAMILY

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