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인터럽트 제어 장치 및 그 제어 방법과 그를 이용한 캐쉬 제어기

  • 기술번호 : KST2014006176
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 1. 청구범위에 기재된 발명이 속한 기술분야본 발명은 인터럽트 제어 장치 및 그 제어 방법과 그를 이용한 캐쉬제어기에 관한 것임.2. 발명이 해결하려고 하는 기술적 과제본 발명은, 캐쉬 제어 과정에서 발생하는 각종 예외사항(exceptions)을 프로세서에게 알리는 각종 인터럽트를 제어하기 위한 인터럽트 제어 장치 및 그 제어 방법과 그를 이용한 캐쉬제어기를 제공하고자 함.즉, 본 발명은, 캐쉬제어기에서 발생한 예외사항의 신속하고 효율적인 처리를 위하여, 예외사항 발생시점부터 인터럽트 구동시점까지의 지연시간을 최소화하고 유연한(flexible) 인터럽트 제어 기능을 제공하도록 하기 위한 인터럽트 제어 장치 및 그 제어 방법과 그를 이용한 캐쉬제어기를 제공하고자 함.3. 발명의 해결방법의 요지 본 발명은, 인터럽트 제어 장치를 이용한 캐쉬제어기에 있어서, 캐쉬제어부 및 노드버스 인터페이스와 전용의 연결 통로를 통해 인터럽트 정보를 주고받기 위하여, 제어 및 상태 정보를 읽거나 쓰기가 가능한 레지스터를 이용하여 상기 캐쉬제어기에서 예외사항(exceptions)으로 발생한 다수의 인터럽트를 제어하기 위한 인터럽트 제어수단을 구비하되, 상기 레지스터는, 인터럽트의 요구 여부를 나타내는 비트(IR)와, 인터럽트의 인에이블 여부를 나타내는 비트(IE)와, 상기 태그 메모리와 데이터 메모리를 읽을 때 검출된 패리티 오류를 인터럽트로 처리할 것인지의 여부를 나타내는 비트(PE)와, 상기 태그 메모리 패리티 오류를 나타내는 비트(ETP)와, 상기 데이터 메모리 패리티 오류를 나타내는 비트(EDP)와, 버스측 입력요구버퍼(BIQ) 트랜잭션 오류를 나타내는 비트(EBQ)와, 버스측입력응답버퍼(BIP)의 트랜잭션 오류를 나타내는 비트(EBP)와, 망측입력요구버퍼NIQ의 트랜잭션 오류를 나타내는 비트(ENQ)와, 망측입력응답버퍼NIP의 트랜잭션 오류를 나타내는 비트(ENP)를 포함하여 이루어진 것을 특징으로 함.4. 발명의 중요한 용도본 발명은 인터럽트 제어 장치를 구비한 캐쉬제어기 등에 이용됨.캐쉬제어기, 인터럽트 제어기, 제어/상태 레지스터
Int. CL G06F 15/16 (2006.01)
CPC G06F 11/0772(2013.01) G06F 11/0772(2013.01) G06F 11/0772(2013.01)
출원번호/일자 1019990061875 (1999.12.24)
출원인 한국전자통신연구원
등록번호/일자 10-0358155-0000 (2002.10.10)
공개번호/일자 10-2001-0063786 (2001.07.09) 문서열기
공고번호/일자 (20021025) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1999.12.24)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 모상만 대한민국 대전광역시유성구
2 김성운 대한민국 대전광역시서구
3 한우종 대한민국 대전광역시유성구
4 윤석한 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 정지원 대한민국 서울특별시 서초구 반포대로**길**, ***호(서초동,서초빌리지프라자)(특허법인이노(제*분사무소))
2 최종식 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)(신성특허법인(유한))
3 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1999.12.24 수리 (Accepted) 1-1-1999-0180824-25
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 선행기술조사의뢰서
Request for Prior Art Search		 2001.08.16 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2001.09.10 수리 (Accepted) 9-1-2001-0017089-19
5 의견제출통지서
Notification of reason for refusal		 2002.01.22 발송처리완료 (Completion of Transmission) 9-5-2002-0012102-93
6 명세서 등 보정서
Amendment to Description, etc.		 2002.03.22 보정승인 (Acceptance of amendment) 1-1-2002-0084858-54
7 의견서
Written Opinion		 2002.03.22 수리 (Accepted) 1-1-2002-0084880-59
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
9 등록결정서
Decision to grant		 2002.09.24 발송처리완료 (Completion of Transmission) 9-5-2002-0344100-44
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

인터럽트 제어 장치에 있어서,

캐쉬제어부 및 노드버스 인터페이스와 전용의 연결 통로를 통해 인터럽트 정보를 주고받기 위하여, 제어 및 상태 정보를 읽거나 쓰기가 가능한 레지스터를 이용하여 상기 캐쉬제어기에서 예외사항(exceptions)으로 발생한 다수의 인터럽트를 제어하기 위한 인터럽트 제어수단

을 포함하는 인터럽트 제어 장치

2 2

제 1 항에 있어서,

상기 레지스터는,

상기 인터럽트 제어수단의 제어 및 상태 정보를 저장하여 인터럽트 제어 기능을 제공하고, 프로세서에 의하여 읽기와 쓰기가 가능한 인터럽트 제어/상태 레지스터(ICSR)인 것을 특징으로 하는 인터럽트 제어 장치

3 3

제 1 항 또는 제 2 항에 있어서,

상기 레지스터는,

인터럽트의 요구 여부를 나타내는 비트(IR)와, 인터럽트의 인에이블 여부를 나타내는 비트(IE)와, 상기 태그 메모리와 데이터 메모리를 읽을 때 검출된 패리티 오류를 인터럽트로 처리할 것인지의 여부를 나타내는 비트(PE)와, 상기 태그 메모리 패리티 오류를 나타내는 비트(ETP)와, 상기 데이터 메모리 패리티 오류를 나타내는 비트(EDP)와, 버스측 입력요구버퍼(BIQ) 트랜잭션 오류를 나타내는 비트(EBQ)와, 버스측입력응답버퍼(BIP)의 트랜잭션 오류를 나타내는 비트(EBP)와, 망측입력요구버퍼NIQ의 트랜잭션 오류를 나타내는 비트(ENQ)와, 망측입력응답버퍼NIP의 트랜잭션 오류를 나타내는 비트(ENP)를 포함하여 이루어진 것을 특징으로 하는 인터럽트 제어 장치

4 4

인터럽트 제어 장치를 이용한 캐쉬제어기에 있어서,

캐쉬제어부 및 노드버스 인터페이스와 전용의 연결 통로를 통해 인터럽트 정보를 주고받기 위하여, 제어 및 상태 정보를 읽거나 쓰기가 가능한 레지스터를 이용하여 상기 캐쉬제어기에서 예외사항(exceptions)으로 발생한 다수의 인터럽트를 제어하기 위한 인터럽트 제어수단을 구비하되,

상기 레지스터는, 인터럽트의 요구 여부를 나타내는 비트(IR)와, 인터럽트의 인에이블 여부를 나타내는 비트(IE)와, 상기 태그 메모리와 데이터 메모리를 읽을 때 검출된 패리티 오류를 인터럽트로 처리할 것인지의 여부를 나타내는 비트(PE)와, 상기 태그 메모리 패리티 오류를 나타내는 비트(ETP)와, 상기 데이터 메모리 패리티 오류를 나타내는 비트(EDP)와, 버스측 입력요구버퍼(BIQ) 트랜잭션 오류를 나타내는 비트(EBQ)와, 버스측입력응답버퍼(BIP)의 트랜잭션 오류를 나타내는 비트(EBP)와, 망측입력요구버퍼NIQ의 트랜잭션 오류를 나타내는 비트(ENQ)와, 망측입력응답버퍼NIP의 트랜잭션 오류를 나타내는 비트(ENP)를 포함하여 이루어진 것을 특징으로 하는 인터럽트 제어 장치를 이용한 캐쉬제어기

5 5

제 4 항에 있어서,

상기 레지스터는,

상기 인터럽트 제어수단의 제어 및 상태 정보를 저장하여 인터럽트 제어 기능을 제공하고, 프로세서에 의하여 읽기와 쓰기가 가능한 인터럽트 제어/상태 레지스터(ICSR)인 것을 특징으로 하는 인터럽트 제어 장치를 이용한 캐쉬제어기

6 6

캐쉬제어기에 적용되는 인터럽트 제어 방법에 있어서,

인터럽트 제어기를 초기화하는 제 1 단계;

상기 초기화된 인터럽트 제어기가 인터럽트의 인에이블 여부를 판단하는 제 2 단계;

상기 판단 결과에 따라, 인터럽트가 인에이블될 경우, 태그 메모리와 데이터 메모리를 읽을 때 검출된 패리티 오류를 인터럽트로 처리할 것인지의 여부를 검사하는 제 3 단계;

버스측 트랜잭션 및 노드측 트랜잭션에서의 오류 여부를 검사하는 제 4 단계;

상기 제 3 단계 및 제 4 단계 검사 결과에 따라, 인터럽트 신호를 구동하는 제 5 단계;

상기 제 5 단계 수행 후, 인터럽트의 요구여부를 체크하는 제 6 단계;

상기 제 6 단계 수행 후, 인터럽트를 통보받은 프로세서가 인터럽트 제어/상태 레지스터 읽기를 포함한 일련의 인터럽트 서비스 과정을 수행하는 제 7 단계; 및

상기 인터럽트 제어/상태 레지스터에 쓰기를 수행하여 인터럽트 요구 비트를 변경하여 해당 인터럽트의 처리를 종료하는 제 8 단계

를 포함하는 인터럽트 제어 방법

7 7

제 6 항에 있어서,

상기 인터럽트 제어/상태 레지스터(ICSR)는,

상기 인터럽트 제어부의 제어 및 상태 정보를 저장하여 인터럽트 제어 기능을 제공하고, 프로세서에 의하여 읽기와 쓰기가 가능하며,

인터럽트의 요구 여부를 나타내는 비트(IR)와, 인터럽트의 인에이블 여부를 나타내는 비트(IE)와, 상기 태그 메모리와 데이터 메모리를 읽을 때 검출된 패리티 오류를 인터럽트로 처리할 것인지의 여부를 나타내는 비트(PE)와, 상기 태그 메모리 패리티 오류를 나타내는 비트(ETP)와, 상기 데이터 메모리 패리티 오류를 나타내는 비트(EDP)와, 버스측 입력요구버퍼(BIQ) 트랜잭션 오류를 나타내는 비트(EBQ)와, 버스측입력응답버퍼(BIP)의 트랜잭션 오류를 나타내는 비트(EBP)와, 망측입력요구버퍼NIQ의 트랜잭션 오류를 나타내는 비트(ENQ)와, 망측입력응답버퍼NIP의 트랜잭션 오류를 나타내는 비트(ENP)를 포함하는 것을 특징으로 하는 인터럽트 제어 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.