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전원 전압이 소스들에 연결되고, 제1 바이어스 전압이 게이트들에 각각 연결되는 제1 및 제2 피모스 트랜지스터들;상기 제1 및 제2 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 제2 바이어스 전압이 게이트들에 각각 연결되는 제3 및 제4 피모스 트랜지스터들;상기 제1 피모스 트랜지스터의 드레인이 드레인에 연결되고, 입력 전압이 게이트에 연결되는 제1 엔모스 트랜지스터;상기 제2 피모스 트랜지스터의 드레인이 드레인에 연결되고, 기준 전압이 게이트에 연결되는 제2 엔모스 트랜지스터;상기 제1 및 제2 엔모스 트랜지스터들의 소스들이 드레인에 연결되고, 제3 바이어스 전압이 게이트에 연결되고, 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터;상기 제3 및 제4 피모스 트랜지스터들의 드레인들이 드레인들에 각각 연결되고, 제4 바이어스 전압이 게이트들에 각각 연결되는 제4 및 제5 엔모스 트랜지스터들; 및상기 제4 및 제5 엔모스 트랜지스터들의 소스들이 드레인들에 각각 연결되고, 상기 제3 피모스 트랜지스터와 상기 제4 엔모스 트랜지스터의 연결 노드가 게이트들에 각각 연결되고, 상기 접지 전압이 소스들에 연결되는 제6 및 제7 엔모스 트랜지스터들을 구비하고,상기 제4 피모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 연결 노드가 출력 전압이 되는 것을 특징으로 하는 폴디드 캐스코드 CMOS OP 앰프
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제1항에 있어서, 상기 폴디드 캐스코드 CMOS OP 앰프는상기 제1 내지 제4 바이어스 전압들을 발생하는 바이어스 전압 발생 회로를 더 구비하고,상기 바이어스 전압 발생 회로는상기 전원 전압이 소스에 연결되고, 게이트와 드레인이 서로 연결되는 제5 피모스 트랜지스터;상기 전원 전압이 소스에 연결되고, 상기 제1 바이어스 전압이 게이트에 연결되는 제6 피모스 트랜지스터;상기 제6 피모스 트랜지스터의 드레인이 소스에 연결되고, 상기 제2 바이어스 전압이 게이트에 연결되고, 상기 제1 바이어스 전압이 드레인에 연결되는 제7 피모스 트랜지스터;상기 전원 전압과 상기 제3 바이어스 전압 사이에 연결되는 전류원;상기 제5 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제8 엔모스 트랜지스터;상기 제1 바이어스 전압이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되는 제9 엔모스 트랜지스터;상기 제3 바이어스 전압이 게이트와 드레인에 연결되고, 상기 접지 전압이 소스에 연결되는 제10 엔모스 트랜지스터;상기 전원 전압이 소스들에 각각 연결되고, 상기 제1 바이어스 전압이 게이트들에 각각 연결되는 제8 및 제9 피모스 트랜지스터들;상기 제8 및 제9 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 상기 제2 바이어스 전압이 게이트들에 각각 연결되는 제10 및 제11 피모스 트랜지스터들;상기 제10 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되는 제11 엔모스 트랜지스터;상기 제11 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제12 엔모스 트랜지스터; 및상기 제11 엔모스 트랜지스터의 소스가 드레인에 연결되고, 상기 제10 피모스 트랜지스터와 상기 제11 엔모스 트랜지스터의 연결 노드가 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제13 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 폴디드 캐스코드 CMOS OP 앰프
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3
제1항에 있어서, 상기 폴디드 캐스코드 CMOS OP 앰프는상기 기준 전압을 발생하는 기준 전압 발생 회로를 더 구비하고,상기 기준 전압 발생 회로는상기 전원 전압과 상기 접지 전압 사이에 연결된 다이오드 형의 모스 트랜지스터들에 의해 분배 전압을 발생하는 전압 분배기;상기 분배 전압과 상기 접지 전압 사이에 연결되는 커패시터;상기 분배 전압이 정 입력 단자에 연결되고 상기 기준 전압이 부 입력 단자에 연결되어, 상기 기준 전압을 출력하는 전압 버퍼;상기 기준 전압이 일단에 연결되는 저항;상기 저항의 다른 일단이 드레인에 연결되고, 상기 전원 전압이 게이트에 연결되는 엔모스 트랜지스터; 및상기 엔모스 트랜지스터의 소스와 상기 접지 전압 사이에 연결되는 전류원을 구비하는 것을 특징으로 하는 폴디드 캐스코드 CMOS OP 앰프
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4
싱글 포톤 카운트형 이미지 센서에 있어서,바이어스 전압에 일단이 연결되고, X-선에 노출된 시간 동안 차아지를 축적하는 X-선 검출부;상기 X-선 검출부의 다른 일단과 연결되는 범프 본딩 패드; 및공정과 온도에 따라 변하는 적응성 바이어스 전압에 응답하여, 상기 범프 본딩 패드를 통해 입력되는 입력 전압과 기준 전압을 비교하여 출력 전압을 발생하는 증폭기를 포함하는 픽셀을 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서
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5
제4항에 있어서, 상기 픽셀은상기 증폭기의 출력 전압을 임계 전압과 비교하는 비교기; 및상기 비교기의 출력 전압에 응답하여 디지털 코드를 발생하는 카운터를 더 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서
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| 6 |
6
제4항에 있어서, 상기 증폭기는상기 입력 전압이 부 입력 단자에 연결되고, 상기 기준 전압이 정 입력 단자에 연결되고, 상기 출력 전압을 발생하는 OP 앰프;상기 입력 전압과 상기 출력 전압 사이에 연결되고, 상기 적응성 바이어스 전압이 게이트에 연결되는 피모스 트랜지스터; 및상기 입력 전압과 상기 출력 전압 사이에 연결되는 커패시터를 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서
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7
제6항에 있어서, 상기 OP 앰프는전원 전압이 소스들에 연결되고, 제1 바이어스 전압이 게이트들에 각각 연결되는 제1 및 제2 피모스 트랜지스터들;상기 제1 및 제2 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 제2 바이어스 전압이 게이트들에 각각 연결되는 제3 및 제4 피모스 트랜지스터들;상기 제1 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 입력 전압이 게이트에 연결되는 제1 엔모스 트랜지스터;상기 제2 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 기준 전압이 게이트에 연결되는 제2 엔모스 트랜지스터;상기 제1 및 제2 엔모스 트랜지스터들의 소스들이 드레인에 연결되고, 제3 바이어스 전압이 게이트에 연결되고, 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터;상기 제3 및 제4 피모스 트랜지스터들의 드레인들이 드레인들에 각각 연결되고, 제4 바이어스 전압이 게이트들에 각각 연결되는 제4 및 제5 엔모스 트랜지스터들; 및상기 제4 및 제5 엔모스 트랜지스터들의 소스들이 드레인들에 각각 연결되고, 상기 제3 피모스 트랜지스터와 상기 제4 엔모스 트랜지스터의 연결 노드가 게이트들에 각각 연결되고, 상기 접지 전압이 소스들에 연결되는 제6 및 제7 엔모스 트랜지스터들을 구비하고,상기 제4 피모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 연결 노드가 출력 전압이 되는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서
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| 8 |
8
제7항에 있어서, 상기 OP 앰프는상기 제1 내지 제4 바이어스 전압들을 발생하는 바이어스 전압 발생 회로를 더 구비하고,상기 바이어스 전압 발생 회로는상기 전원 전압이 소스에 연결되고, 게이트와 드레인이 서로 연결되는 제5 피모스 트랜지스터;상기 전원 전압이 소스에 연결되고, 상기 제1 바이어스 전압이 게이트에 연결되는 제6 피모스 트랜지스터;상기 제6 피모스 트랜지스터의 드레인이 소스에 연결되고, 상기 제2 바이어스 전압이 그 게이트에 연결되고, 상기 제1 바이어스 전압이 드레인에 연결되는 제7 피모스 트랜지스터;상기 전원 전압과 상기 제3 바이어스 전압 사이에 연결되는 전류원;상기 제5 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제8 엔모스 트랜지스터;상기 제1 바이어스 전압이 드레인에 연결되고, 상기 제3 바이어스 전압이 게이트에 연결되는 제9 엔모스 트랜지스터;상기 제3 바이어스 전압이 게이트와 드레인에 연결되고, 상기 접지 전압이 소스에 연결되는 제10 엔모스 트랜지스터;상기 전원 전압이 소스들에 각각 연결되고, 상기 제1 바이어스 전압이 게이트들에 각각 연결되는 제8 및 제9 피모스 트랜지스터들;상기 제8 및 제9 피모스 트랜지스터들의 드레인들이 소스들에 각각 연결되고, 상기 제2 바이어스 전압이 게이트들에 각각 연결되는 제10 및 제11 피모스 트랜지스터들;상기 제10 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되는 제11 엔모스 트랜지스터;상기 제11 피모스 트랜지스터의 드레인이 드레인에 연결되고, 상기 제4 바이어스 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제12 엔모스 트랜지스터; 및상기 제11 엔모스 트랜지스터의 소스가 드레인에 연결되고, 상기 제10 피모스 트랜지스터와 상기 제11 엔모스 트랜지스터의 연결 노드가 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제13 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서
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| 9 |
9
제4항에 있어서, 상기 싱글 포톤 카운트형 이미지 센서는상기 기준 전압과 상기 임계 전압을 발생하는 기준 전압 발생 회로를 더 구비하고,상기 기준 전압 발생 회로는상기 전원 전압과 상기 접지 전압 사이에 연결된 다이오드 형의 모스 트랜지스터들에 의해 분배 전압을 발생하는 전압 분배기;상기 분배 전압과 상기 접지 전압 사이에 연결되는 커패시터;상기 분배 전압이 정 입력 단자에 연결되고 상기 기준 전압이 부 입력 단자에 연결되어, 상기 기준 전압을 출력하는 전압 버퍼;상기 기준 전압과 상기 임계 전압 사이에 연결되는 저항;상기 임계 전압이 드레인에 연결되고, 상기 전원 전압이 게이트에 연결되는 엔모스 트랜지스터; 및상기 엔모스 트랜지스터의 소스와 상기 접지 전압 사이에 연결되는 전류원을 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서
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10
제4항에 있어서, 상기 싱글 포톤 카운트형 이미지 센서는상기 적응성 바이어스 전압을 발생하는 적응성 바이어스 전압 발생 회로를 더 구비하고,상기 적응성 바이어스 전압 발생 회로는전원 전압이 소스에 연결되고, 게이트와 드레인이 서로 연결되는 제1 피모스 트랜지스터;상기 제1 피모스 트랜지스터의 드레인이 소스에 연결되고, 드레인과 게이트가 접지 전압에 연결되는 제2 피모스 트랜지스터;상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터의 연결 노드와 상기 접지 전압 사이에 연결되고, 제1 엔모스 트랜지스터로 구성되는 커패시터;상기 제1 피모스 트랜지스터와 상기 제2 피모스 트랜지스터의 연결 노드가 정 입력 단자에 연결되고, 출력이 부 입력 단자에 연결되는 OP 앰프;상기 OP 앰프의 출력이 일단에 연결되는 저항;상기 저항의 다른 일단이 소스에 연결되고, 상기 적응성 바이어스 전압이 게이트와 드레인에 연결되는 제3 피모스 트랜지스터;상기 제3 피모스 트랜지스터의 드레인이 드레인에 연결되고, 제1 제어 전압이 게이트에 연결되는 제2 엔모스 트랜지스터; 및상기 제2 엔모스 트랜지스터의 소스가 드레인에 연결되고, 제2 제어 전압이 게이트에 연결되고, 상기 접지 전압이 소스에 연결되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 포톤 카운트형 이미지 센서
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