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싱글 포톤 카운터용 클럭 발생 회로에 있어서,비교기 출력신호인 Comp_OUT 신호 및 상기 Comp_OUT 신호에서의 디지털 펄스를 카운트하기위한 클럭 선택 신호인 CLK_SEL 신호 중 한 신호를 지연시킨후 상기 Comp_OUT 신호 및 상기 CLK_SEL 신호를 논리 연산하여 제1 연산신호를 출력하는 지연부(710);상기 CLK_SEL 신호와 상기 Comp_OUT 신호의 논리 연산을 수행하여 제2 연산신호를 생성하는 논리연산부(720);상기 제1 연산신호와 상기 제2 연산신호에 대응되는 CLK_SEL_OUT 신호를 래치하고 출력하는 래치회로부(730); 및상기 Comp_OUT 신호와 상기 CLK_SEL_OUT 신호 및 리셋 신호(RSTb)를 이용하여 포톤의 개수를 카운트하는 카운터부(740)를 포함하는 것을 특징으로 하는 싱글 포톤 카운터용 클럭발생회로
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제1항에 있어서, 상기 지연부(710)는상기 CLK_SEL 신호를 반전 시키는 제1인버터(711); 및상기 제1인버터(711)를 통과한 상기 CLK_SEL 신호와 상기 Comp_OUT 신호를 낸드조합하는 제1 낸드게이트(712)로 이루어진 것을 특징으로 하는 싱글 포톤 카운터용 클럭 발생 회로
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제2항에 있어서, 상기 지연부(710)는상기 제1 낸드게이트(712)의 출력신호를 반전시키는 제2 인버터(713);상기 제2 인버터(713)의 출력신호를 반전시키는 제3 인버터(714);상기 제2 인버터(713)와 상기 제3 인버터(714)의 사이에 위치하여 상기 제2 인버터(713)의 출력신호를 지연시키는 제1 지연수단(715); 및상기 제3 인버터(714)의 출력신호를 지연시키는 제2 지연수단(716)을 더 포함하는 것을 특징으로 하는 싱글 포톤 카운터용 클럭 발생 회로
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제3항에 있어서, 상기 제1 지연수단(715) 및 상기 제2 지연수단(716)은,커패시터 또는 MOS 트랜지스터로 형성되는 것을 특징으로 하는 싱글 포톤 카운터용 클럭 발생 회로
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제1항에 있어서, 상기 논리연산부(720)는상기 Comp_OUT 신호와 상기 CLK_SEL 신호를 낸드조합하는 제2 낸드게이트(721)로 이루어진 것을 특징으로 하는 싱글 포톤 카운터용 클럭 발생 회로
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제1항에 있어서, 상기 래치회로부(730)는상기 지연부(710)의 출력 신호와 상기 CLK_SEL_OUT 신호를 낸드조합하는 제3 낸드게이트(731); 및상기 논리연산부(720)의 출력신호와 상기 제3 낸드게이트(731)의 출력 신호를 낸드조합하는 제4 낸드게이트(732)로 이루어진 것을 특징으로 하는 싱글 포톤 카운터용 클럭 발생 회로
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