| 1 |
1
세라믹 칩 필터로서,세라믹 유전 재료로 형성된 다수의 유전체층을 적층하여 제조된 칩 본체와,상기 칩 본체의 제 1 유전체층 상부면에 사전설정된 금속으로 도포된 제 1 접지면과,상기 칩 본체의 제 3 유전체층 상부면에 인쇄된 제 1 및 제 2 스트립라인 공진기와,상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 2 유전체층 상부 면에 상기 제 1 및 제 2 스트립라인 공진기의 수직 방향으로 인쇄된 결합 캐패시터용 전극 패턴과,상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 4 유전체층 상부 면에 상기 제 1 및 제 2 스트립라인 공진기와 동일한 방향으로 각각 인쇄된 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴, 및 상기 제 4 유전체층의 일단면으로부터 상기 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴이 위치하는 방향으로 각각 인쇄된 부하 캐패시터용 제 1 및 제 2 전극 패턴과,상기 제 1 및 제 2 스트립라인 공진기의 길이 방향으로의 중간에 위치하도록 상기 칩 본체의 제 5 유전체층 상부면에 형성된 한 쌍의 입출력단 전극을 포함하며, 여기서, 상기 제 2 유전체 층과 상기 제 4 유전체 층은 실질적으로 서로 다른 유전체 층인 적층형 세라믹 칩 필터
|
| 2 |
2
제 1 항에 있어서,상기 칩 본체는 상기 제 5 유전체층 상부면에 사전설정된 금속으로 도포된 제 2 접지면을 포함하는 적층형 세라믹 칩 필터
|
| 3 |
3
제 2 항에 있어서,상기 제 1 및 제 2 스트립라인 공진기의 일단은 상기 제 1 및 제 2 접지면과 단락되며, 상기 제 1 및 제 2 스트립라인 공진기의 타단은 개방된 적층형 세라믹 칩 필터
|
| 4 |
4
제 3 항에 있어서, 상기 한 쌍의 입출력단 전극은 상기 제 2 접지면의 일부분을 두 개의 "ㄷ" 모양으로 제거하여 상기 제 2 접지면과 절연된 부분인 적층형 세라믹 칩 필터
|
| 5 |
5
삭제
|
| 6 |
6
제 4 항에 있어서,상기 제 1 및 제 2 스트립라인 공진기는 상기 제 2 내지 제 5 유전체층 각각의 제 1 및 제 2 비아 홀에 전도성 물질을 채움으로써 상기 제 1 및 제 2 접지면과 전기적으로 연결되고,상기 결합 캐패시터용 전극 패턴은 상기 제 2 유전체층의 제 3 비아 홀에 전도성 물질을 채움으로써 상기 제 1 접지면과 전기적으로 연결되며,상기 입출력 결합 캐패시터용 제 1 및 제 2 전극 패턴은 상기 제 5 유전체층의 제 3 및 제 4 비아 홀에 전도성 물질을 채움으로써 상기 한 쌍의 입출력단 전극과 각각 전기적으로 연결되며,상기 부하 캐패시터용 제 1 및 제 2 전극 패턴은 상기 제 5 유전체층의 제 5 및 제 6 비아 홀에 전도성 물질을 채움으로써 상기 제 2 접지면과 각각 전기적으로 연결되는 적층형 세라믹 칩 필터
|
| 7 |
7
제 6 항에 있어서,상기 부하 캐패시터용 제 1 및 제 2 전극 패턴의 캐패시턴스를 증가시킴으로써 상기 제 1 및 제 2 스트립라인 공진기의 길이를 감소시키는 적층형 세라믹 칩 필터
|
| 8 |
8
제 6 항에 있어서,상기 결합 캐패시터용 전극 패턴의 캐패시턴스와 상기 제 1 및 제 2 스트립라인 공진기간의 거리를 변화시킴으로써 감쇠극의 위치를 조절하는 적층형 세라믹 칩 필터
|
| 9 |
8
제 6 항에 있어서,상기 결합 캐패시터용 전극 패턴의 캐패시턴스와 상기 제 1 및 제 2 스트립라인 공진기간의 거리를 변화시킴으로써 감쇠극의 위치를 조절하는 적층형 세라믹 칩 필터
|
