프로그래머블 프로세서 칩에서 FFT 연산을 실행하기 위한 방법에 있어서,

6개의 입력데이터를 각각 3개씩 두 개의 그룹으로 분류하는 단계와;

상기 두 개의 그룹 중 각각 두 개의 입력 데이터를 선택하여 각각의 덧셈기에서 덧셈을 수행하도록 하는 단계와;

상기 각각의 덧셈기에서 상기 두 개의 입력 데이터의 덧셈 결과값을 각각의 곱셈기와 하나의 덧셈기로 출력하는 단계와;

상기 덧셈 결과값을 입력받은 각각의 곱셈기에서 최초 분류되어 선택되지 않은 입력값과 곱셈을 수행하여 출력하는 단계와;

상기 덧셈 결과값을 입력받은 하나의 덧셈기에서 상기 최초 입력된 두 개의 입력 데이터의 덧셈 결과값을 다시 더하여 출력하는 단계와;

상기 결과값들을 레지스터 파일이나 메모리에 저장하는 단계를 포함하는 것을 특징으로 하는 FFT 연산방법

프로그래머블 프로세서 칩에서 FFT 연산을 실행하기 위한 방법에 있어서,

입력 데이터중 두 개의 입력 데이터를 선택하여 덧셈을 수행하는 단계와;

상기 덧셈이 수행된 결과값을 두 개의 곱셈기로 전송하여 각 곱셈기에서 입력 데이터 중 각각 하나씩을 입력받아 곱셈을 수행하는 단계와;

상기 각각의 곱셈기에서 수행된 곱셈의 결과값을 각각 다른 덧셈기로 전송하고, 상기 곱셈 결과값과 다른 경로를 통하여 얻어진 데이터를 하나씩 입력받아 덧셈을 수행하는 단계와,

상기 최종적으로 덧셈이 수행된 데이터를 레지스터 파일이나 메모리에 저장하는 단계를 포함하는 것을 특징으로 하는 FFT 연산방법

상기 제1항 또는 제2항의 FFT 연산을 수행하기 위하여,

스위칭 네트워크로부터 전송되는 데이터 또는 덧셈이나 곱셈이 수행된 결과값의 덧셈을 수행하기 위한 5개의 덧셈기와;

상기 입력되는 데이터 또는 덧셈이 수행된 결과값의 곱셈을 수행하기 위한 두 개의 곱셈기와;

상기 덧셈기와 곱셈기 간의 데이터 패스의 흐름을 제어하는 멀티플렉서를 포함하는 것을 특징으로 하는 FFT 연산회로