| 요약 |
본 발명은 초고주파 및 밀리미터파용 전계효과 트랜지스터(field-effect transistor: FET) 제조에 있어서 작은 길이의 게이트 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터의 제조에 있어서 소자의 고속 동작 특성을 평가하는 전류 이득 차단 주파수(current gain cut-off frequency)를 결정하는 주된 요인은 소자의 게이트 길이(gate length)이며, 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 이러한 특성을 위해 기존의 제조 방법에 의하여 게이트 길이를 짧게 하면 그 수율이 떨어지게 되며, 재현성도 낮아지게 된다. 본 발명은 구조물 패턴의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행하여 게이트의 다리 일부가 구조물의 한쪽 끝에 걸쳐지도록 하여 게이트 길이를 감소시킨 것이다. 본 발명에 의한 구조물을 이용한 게이트 및 그 제조방법에 따르면 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결하고, 게이트 제조의 재현성을 높일 수 있으며, 상기 게이트를 이용하여 최종 제조된 반도체 소자는 높은 이득과 낮은 잡음 특성을 갖게 되며, 동시에 높은 전류이득 차단 주파수를 가질 수 있다. 집적회로, 전계효과 트랜지스터, 고전자 이동도 트랜지스터, 게이트, 구조물
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