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입력신호에 응답하여 상단 및 하단 제어신호를 출력하는 슛-스루 보호 회로; 및
상기 상단 제어신호에 응답하여 셋 신호와 리셋 신호를 출력하는 펄스 생성기를 포함하며,
상기 펄스 생성기는 상기 상단 제어신호를 지연하여 제 1 지연신호를 출력하기 위한 제 1 지연 회로;
상기 상단 제어신호의 반전신호를 지연하여 제 2 지연신호를 출력하기 위한 제 2 지연 회로를 포함하고,
상기 셋 및 리셋 신호의 펄스 폭은 상기 제 1 및 제 2 지연 회로의 지연 시간에 의해 결정되며, 상기 제 1 및 제 2 지연 회로는 일정한 크기의 기준 전류를 발생하는 제 1 및 제 2 베타-곱 기준 회로를 각각 포함하고, 상기 기준 전류의 크기에 따라 상기 제 1 및 제 2 지연 회로의 지연 시간이 결정되는 게이트 드라이버 회로
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삭제
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제 1 항에 있어서,
상기 제 1 및 제 2 베타-곱 기준 회로는 제 1 및 제 2 기준 저항을 각각 포함하고,
상기 제 1 및 제 2 기준 저항의 크기에 따라 상기 기준 전류의 크기가 각각 결정되는 게이트 드라이버 회로
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4
제 3 항에 있어서,
상기 제 1 및 제 2 기준 저항의 크기는 서로 같은 게이트 드라이버 회로
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5 |
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제 1 항에 있어서,
상기 펄스 생성기는 제 1 및 제 2 논리 연산부를 더 포함하고,
상기 제 1 논리 연산부는 상기 상단 제어신호 및 상기 제 1 지연신호에 대한 논리 연산을 수행하여 제 1 및 제 2 논리신호를 출력하고,
상기 제 2 논리 연산부는 상기 상단 제어신호의 반전신호 및 상기 제 2 지연신호에 대한 논리 연산을 수행하여 제 3 및 제 4 논리신호를 출력하는 게이트 드라이버 회로
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6
제 5 항에 있어서,
상기 펄스 생성기는 제 1 및 제 2 RS 플립-플롭을 더 포함하고,
상기 제 1 RS 플립-플롭은 상기 제 1 및 제 2 논리신호에 응답하여 상기 셋 신호를 출력하고,
상기 제 2 RS 플립-플롭은 상기 제 3 및 제 4 논리신호에 응답하여 상기 리셋 신호를 출력하는 게이트 드라이버 회로
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7 |
7
제 6 항에 있어서,
상기 제 1 및 제 2 논리 연산부는 상기 셋 및 리셋 신호의 펄스 폭이 상기 제 1 및 제 2 지연신호의 상승 시간만큼 더 증가하도록 논리 연산을 수행하는 게이트 드라이버 회로
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8
제 6 항에 있어서,
상기 제 1 및 제 2 논리 연산부는 상기 셋 및 리셋 신호의 펄스 폭이 상기 제 1 및 제 2 지연신호의 하강 시간만큼 더 증가하도록 논리 연산을 수행하는 게이트 드라이버 회로
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제 7 항에 있어서,
상기 제 1 논리 연산부는 제 1 및 제 2 논리신호 중 적어도 하나가 로직 로우 레벨이 되도록 논리 연산을 수행하고,
상기 제 2 논리 연산부는 제 3 및 제 4 논리신호 중 적어도 하나가 로직 로우 레벨이 되도록 논리 연산을 수행하는 게이트 드라이버 회로
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10
제 1 항에 있어서,
상기 슛-스루 보호 회로는 상기 상단 및 하단 제어신호 사이에 일정한 지연을 발생하기 위한 지연 회로를 포함하고,
상기 지연 회로는 일정한 크기의 기준 전류를 발생하는 베타-곱 기준 회로를 포함하며,
상기 기준 전류의 크기에 따라 상기 지연 회로의 지연 시간이 결정되는 게이트 드라이버 회로
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11
제 10 항에 있어서,
상기 베타-곱 기준 회로는 기준 저항을 포함하고,
상기 기준 저항의 크기에 따라 상기 기준 전류의 크기가 결정되는 게이트 드라이버 회로
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12
제 10 항에 있어서,
상기 입력신호는 펄스 주파수 변조(PFM) 신호 또는 펄스 폭 변조(PWM) 신호인 게이트 드라이버 회로
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13 |
13
제 10 항에 있어서,
레벨 쉬프트 회로를 더 포함하고,
상기 레벨 쉬프트 회로에 상기 셋 및 리셋 신호를 제공하는 게이트 드라이버 회로
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14 |
14
제 13 항에 있어서,
상단 파워 스위치를 구동하기 위한 상단 구동부; 및
하단 파워 스위치를 구동하기 위한 하단 구동부를 더 포함하고,
상기 레벨 쉬프트 회로의 출력신호는 상기 상단 구동부에 제공되고,
상기 하단 제어신호는 상기 하단 구동부에 제공되는 게이트 드라이버 회로
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