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다수의 래치가 전처리 증폭기를 공유하는 구조로 구성되며, 아날로그 입력 신호를 디지털 신호로 변환하여 출력하는 플래시 ADC(Analog-to-Digital Converter);
제1, 2 DAC, 표본화기, 상기 표본화기의 출력 신호에서 상기 제1, 2 DAC의 출력신호를 감산하는 감산기 및 상기 감산기와 연결되며 상기 제1, 2 DAC로부터 출력된 잔류 전압을 증폭시키기 위해 사용되는 연산 증폭기로 이루어지며, 상기 플래시 ADC에서 디지털 변환되고 남은 잔류 전압을 다시 아날로그 신호로 변환하여 출력하는 MDAC(Multiplying Digital-to-Analog Converter); 및
요구되는 해상도에 따라 대역폭 조절 신호를 생성하여 상기 MDAC의 연산 증폭기로 출력하는 대역폭 조절 신호 발생기를 포함하며,
상기 대역폭 조절 신호에 따라 상기 연산 증폭기의 바이어스 전류가 조절되어 상기 연산 증폭기에 입력되는 신호의 처리 대역폭이 동적으로 가변되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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제 1항에 있어서,
상기 플래시 ADC가 n비트의 플래시 ADC인 경우, 상기 n비트의 플래시 ADC에는 2n-1개의 전처리 증폭기가 포함되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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제 2항에 있어서,
상기 플래시 ADC에 포함된 2n-1개의 전처리 증폭기의 동작 속도는 기준 속도 보다 2배 빠른 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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제 1항에 있어서, 상기 연산 증폭기는,
상기 플래시 ADC에서 디지털 변환되고 남은 잔류 전압을 증폭하여 출력하는 제1, 2 트랜지스터와, 상기 제1, 2 트랜지스터에 바이어스 전류를 공급하는 제3 트랜지스터를 포함하며,
상기 제3 트랜지스터의 게이트 단자에는 상기 대역폭 조절 신호에 따라 상기 제1, 2 트랜지스터에 공급되는 바이어스 전류를 조절하기 위한 다수의 블리딩 트랜지스터가 각각 연결되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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제 4항에 있어서,
상기 대역폭 조절 신호가 스위치를 통해 상기 각 블리딩 트랜지스터에 각각 인가되며, 상기 각 블리딩 트랜지스터에 인가되는 대역폭 조절 신호는 서로 다른 듀티 싸이클을 갖는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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제 5항에 있어서,
상기 각 블리딩 트랜지스터의 배열 순서에 따라 상기 각 블리딩 트랜지스터에 인가되는 대역폭 조절 신호의 듀티 싸이클은 클럭 신호의 N배로 순차적으로 증가하거나 감소하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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제 6항에 있어서,
상기 각 블리딩 트랜지스터에는 상기 대역폭 조절 신호에 상응하는 바이어스 전류가 흐르는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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8
제 6항에 있어서,
상기 각 블리딩 트랜지스터에 인가되는 대역폭 조절 신호의 듀티 싸이클이 증가하거나 감소됨에 따라 상기 각 블리딩 트랜지스터에 흐르는 전류량이 점차 증가하거나 감소하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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제 1항에 있어서,
상기 플래시 ADC로부터 출력되는 디지털 신호의 에러를 교정하는 디지털 보정 회로를 더 포함하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
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