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반도체 칩에 있어서,복수의 전자소자들이 내장된 반도체 기판과,상기 반도체 기판 상에 형성되고, 상기 복수의 전자소자들을 전기적으로 연결하는 메탈 회로패턴과,상기 반도체 기판과 상기 메탈 회로패턴 위에 형성되고, 미리 결정된 특정 주파수 성분을 저감하는 더미-메탈 패턴층을 포함하되,상기 더미-메탈 패턴층은 각층별로 특정 주파수 대역을 저감하는 개별 패턴들을 가지거나 하나의 동일한 패턴형태로 하나의 특정 주파수 대역을 저감하는, 반도체 칩
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제 1 항에 있어서, 상기 더미-메탈 패턴층은,미리 결정된 폭과 형태를 갖는 주 패턴과,상기 주 패턴과 이격되고, 미리 결정된 폭과 형태를 갖는 부 패턴을 포함하되,상기 주 패턴과 상기 부 패턴은 반복적인 형태로 복수 개가 형성된, 반도체 칩
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제 2 항에 있어서, 상기 더미-메탈 패턴층은,상기 주 패턴들의 폭과 형태, 상기 주 패턴들과 서로 인접하는 패턴들의 간격 및 상기 부 패턴들의 폭과 형태는,상기 특정 주파수 성분의 폴(pole)과 제로(zero)를 형성하는, 반도체 칩
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제 3 항에 있어서, 상기 주 패턴들의 폭과 형태, 상기 주 패턴들과 서로 인접하는 패턴들의 간격 및 상기 부 패턴들의 폭과 형태는,상기 특정 주파수 성분의 고차 하모닉 주파수 성분의 폴과 제로를 형성하는, 반도체 칩
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제 1 항에 있어서, 상기 더미-메탈 패턴층은,기생 저항, 기생 인덕터 및 기생 커패시터를 형성하는 복수의 주 패턴들과 복수의 부 패턴들을 구비하며,상기 주 패턴들은 서로 이격되어 배치되고, 상기 부 패턴들 각각은 상기 주 패턴들 사이사이에 배치된, 반도체 칩
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제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 더미-메탈 패턴층은, 단층이거나 복수층인, 반도체 칩
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삭제
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제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 더미-메탈 패턴층은, 복수 개가 비아(VIA)를 통해 서로 전기적으로 연결되어 하나의 더미-메탈 패턴층을 형성하는, 반도체 칩
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