| 1 |
1
다수의 포트를 통해 입력되는 하나 이상의 트랜잭션 중에서, 단일포트 메모리의 동일 메모리라인에 접근하고자 하는 트랜잭션들은 동시에 처리되도록 제어하는 트랜잭션 스케쥴링부; 및
상기 트랜잭션 스케쥴링부의 제어하에 상기 다수의 포트와 상기 단일포트 메모리의 데이터라인간 연결을 제어하는 데이터 입출력 제어부를 포함하는 다중포트 메모리 콘트롤러
|
| 2 |
2
제1항에 있어서, 상기 트랜잭션 스케쥴링부는
상기 다수의 포트를 통해 입력되는 트랜잭션들을 상기 단일포트 메모리의 라인 단위로 그룹핑하는 트랜잭션 그룹핑부;
상기 트랜잭션 그룹핑부를 통해 생성된 트랜잭션 그룹을 저장하는 트랜잭션 저장부;
상기 트랜잭션 그룹의 처리순서를 결정하고, 상기 결정된 처리순서에 따라 상기 트랜잭션 그룹을 상기 트랜잭션 저장부에 순차적으로 저장하는 트랜잭션 정렬부; 및
상기 트랜잭션 저장부에 저장된 트랜잭션 그룹을 저장순서대로 읽어와 상기 트랜잭션 그룹을 처리하기 위한 위치정보, 제어신호, 및 오프셋을 생성하고, 상기 위치정보 및 제어신호는 상기 단일포트 메모리에 제공하고, 상기 오프셋은 상기 데이터 입출력 제어부로 제공하는 트랜잭션 수행부를 포함하는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 3 |
3
제2항에 있어서, 상기 트랜잭션 수행부는
상기 트랜잭션을 위해 외부에서 입력되는 어드레스의 비트들 중 상위비트를 이용해서는 상기 메모리 라인 정보를 생성하고, 하위비트를 이용해서는 상기 오프셋을 생성하는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 4 |
4
제3항에 있어서,
상기 상위비트와 하위비트의 비트 수는 메모리 라인의 폭에 따라 결정되는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 5 |
5
제3항에 있어서, 상기 트랜잭션 수행부는
상기 트랜잭션 그룹이 읽기 트랜잭션만을 구비하는 경우에는, 상기 단일포트 메모리의 해당 메모리라인에 접근하여 읽기 동작을 수행한 후, 상기 단일포트 메모리에서 읽혀진 데이터 중 메모리 라인의 폭에 대응되는 데이터만을 일부 선택하여 상기 트랜잭션 그룹에 대응되는 포트로 전달하도록 하는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 6 |
6
제3항에 있어서, 상기 트랜잭션 수행부는
상기 트랜잭션 그룹이 쓰기 트랜잭션만을 구비하는 경우, 상기 단일포트 메모리가 선택쓰기를 지원하면, 상기 트랜잭션 그룹에 대응되는 쓰기 데이터를 만들고 상기 단일포트 메모리의 해당 메모리라인에 접근하여 선택쓰기 동작을 수행하고, 그렇지 않으면 상기 해당 메모리라인에 저장된 데이터를 읽어와 상기 트랜잭션 그룹내 트랜잭션이 지정하는 부분의 데이터만을 교체하여 쓰기 데이터를 만든 후 상기 해당 메모리라인에 접근하여 쓰기 동작을 수행하도록 하는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 7 |
7
제3항에 있어서, 상기 트랜잭션 수행부는
상기 트랜잭션 그룹이 읽기 트랜잭션과 쓰기 트랜잭션 모두를 구비하는 경우, 상기 단일포트 메모리의 해당 메모리라인에 접근하여 읽기 동작을 수행한 후, 상기 해당 메모리라인에 접근하여 쓰기 동작을 수행하는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 8 |
8
제2항에 있어서, 상기 데이터 입출력 제어부는
상기 오프셋에 응답하여 상기 다수의 포트와 상기 메모리소자의 데이터라인간 연결을 제어하는 다수의 먹싱 및 디먹싱부를 포함하는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 9 |
9
제1항에 있어서, 상기 단일포트 메모리는
단일포트를 가지는 메모리 소자 또는 캐시로 구현되는 것을 특징으로 하는 다중포트 메모리 콘트롤러
|
| 10 |
10
다수의 포트를 통해 다수의 트랜잭션들을 입력받고, 메모리의 동일 라인에 접근하고자 하는 트랜잭션들은 동시에 처리되도록 스캐쥴링하는 다중포트 메모리 콘트롤러; 및
상기 다중포트 메모리 콘트롤러의 제어하에 데이터를 저장 및 독출하는 단일포트 메모리를 포함하며,
상기 다중포트 메모리 콘트롤러는
상기 다수의 포트를 통해 입력되는 하나 이상의 트랜잭션 중에서, 상기 단일포트 메모리의 동일 메모리라인에 접근하고자 하는 트랜잭션들은 동시에 처리되도록 제어하는 트랜잭션 스케쥴링부; 및
상기 트랜잭션 스케쥴링부의 제어하에 상기 다수의 포트와 상기 메모리소자의 데이터라인간 연결을 제어하는 데이터 입출력 제어부를 포함하는 것을 특징으로 하는 다중포트 메모리장치
|
