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지연 시간 최소화를 위한 ＬＵＴ 기반의 ＦＰＧＡ 기술 맵핑 방법
- 기술번호 : KST2014031800
- 담당센터 : 부산기술혁신센터
- 전화번호 : 051-606-6561
| 요약 | 본 발명은 지연 시간 최소화를 위한 LUT 기반의 FPGA 기술 맵핑 방법으로서,입력순서회로에서 LUT 맵핑을 위한 조합논리회로를 추출하는 조합논리회로 추출 단계, 상기 추출된 조합논리회로의 각 게이트 입출력에 대해서 입출력신호가 도착되는 시간을 계산하는 타이밍 분석 단계, 상기 조합논리회로를 DAG 그래프 형태로 변환하는 DAG 구성 단계, 상기 DAG 그래프에서 팬아웃이 2 이상인 노드들을 기준으로 트리를 분할하는 트리 분할 단계, 상기 분할된 각 트리를 동적 프로그램 기법을 이용하여 트리 맵핑하여 상기 조합논리회로의 LUT회로를 생성하는 트리 맵핑 단계 및 상태기억소자들을 상기 LUT 회로의 각 플립플럽에 할당하여 LUT 네트리스트를 생성하는 LUT 네트리스트 출력단계를 포함한다. 현장가공형반도체, 기술 맵핑, FPGA, Technology mapping, LUT |
|---|---|
| Int. CL | G06F 19/00 (2011.01) G06F 17/50 (2006.01) |
| CPC | G06F 17/5054(2013.01) |
| 출원번호/일자 | 1020090124921 (2009.12.15) |
| 출원인 | 한국전자통신연구원 |
| 등록번호/일자 | |
| 공개번호/일자 | 10-2011-0068086 (2011.06.22) 문서열기 |
| 공고번호/일자 | |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 취하 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | N |
| 심사청구항수 | 1 |