비터비 디코딩 연산방법을 실행하기 위하여,

입력되는 4쌍의 8비트 입력 데이터의 덧셈을 수행하기 위한 4개의 덧셈기와;

상기 각각의 덧셈기에서 연산이 수행된 결과값들을 저장하기 위한 4개의 9비트 레지스터와;

상기 레지스터에 저장되어 있는 연산값들 중 2개의 레지스터에서 출력되는 연산 값들을 비교한 후, 작은 값을 선택하도록하는 선택신호 값을 출력하는 2개의 비교기와;

상기 비교기로 입력되는 2개의 레지스터에서 출력된 연산값들과 동일한 두개의 9비트 데이터를 입력으로 받고 비교기의 비교 결과값 1비트를 선택비트로 받아 작은 값을 선택하도록 하는 두 개의 멀티플렉서와;

상기 멀티플렉서의 연산 결과값을 쉬프트하기 위한 두 개의 쉬프터와;

상기 비교기에서 출력된 선택신호 값을 저장하며, 꽉찰 경우 출력하는 64비트 쉬프트 레지스터와;

상기 쉬프터에서 출력된 결과값을 구속장이 7인 경우 64비트 쉬프트 레지스터의 출력값으로 통과시키는 버스와;

상기 버스를 통과한 쉬프트된 결과값을 저장하는 이중 포트 메모리와; 상기 버스를 통과한 64비트 쉬프트 레지스터에서 출력된 값을 저장한 후 꽉 찼을 경우 최선의 값부터 출력하는 32비트 레지스터 파일과;

상기 32비트 레지스터 파일에서 출력되는 64비트 데이터의 곱셈 연산을 수행하기 위한 64x1 멀티플렉서와;

상기 64x1 멀티플렉서에서 출력을 사용하여 6비트 데이터로 상기 레지스터 파일의 첫 번째 번지의 64비트 중 1비트를 선택하여 삽입하고, 기존의 6비트는 1비트씩 왼쪽으로 쉬프트하여 MSB 1비트를 밖으로 출력하는 데스티네이션 레지스터를 포함하는 것을 특징으로 하는 프로그래머블 프로세서에서의 비터비 디코딩 연산회로

제 1 항에 있어서,

입력되는 데이터의 비트수가 증가할 경우 상기 회로를 병렬로 정렬하여 사용할 수 있는 것을 특징으로 하는 프로그래머블 프로세서에서의 비터비 디코딩 연산회로

제 1 항에 있어서,

상기 32비트 레지스터 파일의 저장공간이 부족할 경우 내부 램 또는 캐쉬 메모리를 사용하며, 여러 개씩 한꺼번에 동시에 이동 가능한 구조를 갖는 것을 특징으로 하는 프로그래머블 프로세서에서의 비터비 디코딩 연산회로

제 1 항에 있어서,

상기 최초의 입출력 데이터의 비트 수가 변하더라도 제1항에서의 회로와 동일한 구성을 갖는 것을 특징으로 하는 프로그래머블 프로세서에서의 비터비 디코딩 연산회로

제 1 항에 있어서,

상기 구속장의 수가 변하더라도 상기 회로와 동일한 구성을 갖는 것을 특징으로 하는 프로그래머블 프로세서에서의 비터비 디코딩 연산회로

삭제

제1항의 비터비 디코딩 연산회로를 이용하여 4쌍의 입력 데이터를 2개의 ACS 연산으로 처리하는 비터비 디코딩 연산방법에 있어서,

상기 각 쌍의 입력 데이터들의 덧셈을 수행한 후 그 결과값을 4개의 9비트 레지스터에 저장하는 제1단계와;

상기 4개의 9비트 레지스터에 저장된 결과값을 2개의 9비트 레지스터로부터 출력되는 결과값과 비교하여 작은 값을 쉬프트 레지스터에 저장하고, 비교 결과 선택 비트 2비트는 64비트 쉬프트 레지스터에 2비트씩 저장하는 제2단계와;

동시에 상기 제1단계가 반복되어 새로운 4쌍의 데이터를 입력하여 덧셈을 수행한 후 상기 9비트 레지스터에 저장하는 제3단계와;

상기 최초 입력된 4쌍의 데이터의 ACS 연산결과 생성된 최소값 2개를 쉬프터에서 출력하여 버스를 통해 이중 포트 메모리로 저장하는 제4단계와;

상기 제1 단계 내지 제 4 단계를 반복하여 64비트 쉬프트 레지스터를 완전히 채운 후, 출력되는 64비트 값을 버스를 통해 레지스터 파일로 전송하는 제5 단계와;

상기 레지스터 파일이 64 비트 값 32개를 저장할 공간을 가지고 있을 경우, 64x1 멀티플렉서를 사용하여 데스티네이션 레지스터의 6비트 데이터로 상기 레지스터 파일의 첫 번째 번지의 64비트 중 1비트를 선택하여 데스티네이션 레지스터의 LSB로 삽입하고 기존의 6비트를 왼쪽으로 1비트씩 쉬프트하며, 이때 비터비 디코딩된 MSB 1비트를 출력하는 제6단계를 포함하는 프로그래머블 프로세서에서의 비터비 디코딩 연산방법