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가변 이득 증폭기를 갖는 ＡＤＣ (ADC using Variable Gain Amplifier)

  • 기술번호 : KST2014034373
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 가변 이득 증폭기를 갖는 ADC에 관한 것으로서, 복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서, 첫 번째 단의 제 1 FLASH ADC와 첫 번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, GCB에 의해 제어되고, 이득 조절 기능을 갖는 VGA를 포함하는 것을 특징으로 하고, VGA는 복수의 단위 샘플링 커패시터들을 포함하고, ADC의 입력신호를 샘플링하는 커패시터와 GCB에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터를 이용하여 이득을 조절하는 것을 특징으로 하며, 다양한 시스템에 응용이 가능하도록 이득 조절 기능을 갖고, AFE 응용시 전력 소모 및 면적을 최소화할 수 있다.
Int. CL H03M 1/12 (2006.01)
CPC H03M 1/121(2013.01) H03M 1/121(2013.01) H03M 1/121(2013.01) H03M 1/121(2013.01) H03M 1/121(2013.01) H03M 1/121(2013.01)
출원번호/일자 1020100027825 (2010.03.29)
출원인 서강대학교산학협력단
등록번호/일자 10-1248485-0000 (2013.03.22)
공개번호/일자 10-2011-0108563 (2011.10.06) 문서열기
공고번호/일자 (20130403) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.03.29)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 이승훈 대한민국 서울특별시 용산구
2 이경훈 대한민국 서울특별시 강북구
3 윤근용 대한민국 서울특별시 은평구

대리인

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번호 이름 국적 주소
1 특허법인충현 대한민국 서울특별시 서초구 동산로 **, *층(양재동, 베델회관)

최종권리자

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번호 이름 국적 주소
1 서강대학교산학협력단 서울특별시 마포구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.03.29 수리 (Accepted) 1-1-2010-0197718-64
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.02.11 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.03.21 수리 (Accepted) 9-1-2011-0027209-37
4 보정요구서
Request for Amendment		 2011.07.01 발송처리완료 (Completion of Transmission) 9-5-2011-0368526-42
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2011.08.01 수리 (Accepted) 1-1-2011-0594209-27
6 의견제출통지서
Notification of reason for refusal		 2012.03.30 발송처리완료 (Completion of Transmission) 9-5-2012-0191666-64
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2012.05.29 수리 (Accepted) 1-1-2012-0427444-13
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2012.06.28 수리 (Accepted) 1-1-2012-0517163-11
9 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2012.07.27 수리 (Accepted) 1-1-2012-0603599-54
10 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2012.08.29 수리 (Accepted) 1-1-2012-0694575-70
11 지정기간연장관련안내서
Notification for Extension of Designated Period		 2012.09.05 발송처리완료 (Completion of Transmission) 1-5-2012-0111972-13
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.09.28 수리 (Accepted) 1-1-2012-0797349-06
13 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.09.28 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0797350-42
14 등록결정서
Decision to grant		 2013.02.21 발송처리완료 (Completion of Transmission) 9-5-2013-0121907-33
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
복수의 플래시 ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서,첫번째 단의 제 1 플래시 ADC와 상기 첫번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, 이득 제어 신호(Gain Control Bits: GCB)에 의해 제어되고, 이득 조절 기능을 갖는 가변 이득 증폭기(Variable Gain Amplifier: VGA)를 포함하는 것을 특징으로 하고,상기 가변 이득 증폭기는 복수의 단위 샘플링 커패시터들을 포함하고, 입력단에 위치하여 상기 ADC의 입력신호를 샘플링하는 커패시터와 상기 이득 제어 신호에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터를 이용하여 이득을 조절하고,상기 가변 이득 증폭기가 샘플링 모드인 경우, 상기 입력신호를 샘플링하는 커패시터가 샘플링을 하고, 상기 이득 제어 신호에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터는 상기 입력신호의 반대 위상 신호를 샘플링하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC
2 2
제 1 항에 있어서,상기 복수의 단위 샘플링 커패시터들은 동일한 커패시터 크기를 갖고, 상기 이득 제어 신호에 의해 선택된 적어도 하나 이상의 단위 샘플링 커패시터의 조합과 상기 입력신호를 샘플링하는 커패시터의 비가 소정의 범위에 포함되도록 하는 상기 적어도 하나 이상의 단위 샘플링 커패시터의 조합의 용량 크기와 상기 입력신호를 샘플링하는 커패시터의 용량 크기를 결정하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC
3 3
삭제
4 4
제 1 항에 있어서,상기 이득 제어 신호에 의해 선택되지 않은 적어도 하나 이상의 단위 샘플링 커패시터는 접지단에 연결되는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC
5 5
제 1 항에 있어서,상기 가변 이득 증폭기가 증폭 모드인 경우, 상기 입력신호 또는 상기 입력신호의 반대 위상 신호가 샘플링된 적어도 하나 이상의 커패시터가 상기 가변 이득 증폭기의 증폭기에 연결되는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC
6 6
제 1 항에 있어서,상기 MDAC들 각각에 적용되는 2단 증폭기의 바이어스 회로는 상기 2단 증폭기의 입력단 공통모드 전압에 따라 상기 2단 증폭기의 NMOS 캐스코드단의 바이어스 전압을 생성하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC
7 7
복수의 FLASH ADC들과 복수의 MDAC들을 포함하는 N(N은 자연수) 단으로 구성된 파이프라인 구조의 ADC에 있어서,첫 번째 단의 제 1 FLASH ADC와 상기 첫 번째 단의 제 1 MDAC에 입력신호가 입력되기 전에, 이득 제어 신호(Gain Control Bits: GCB)에 의해 제어되고, 이득 조절 기능을 갖는 가변 이득 증폭기(Variable Gain Amplifier: VGA)를 포함하는 것을 특징으로 하고,상기 가변 이득 증폭기는 복수의 단위 샘플링 커패시터들을 포함하고,상기 가변 이득 증폭기가 포함하는 단위 샘플링 커패시터들 중에서 단위 샘플링 커패시터 두 개씩 짝을 지어 하나의 제 2 샘플링 커패시터로 대체하고, 상기 단위 샘플링 커패시터들 중에서 하나의 커패시터를 직렬 연결된 두 개의 제 2 샘플링 커패시터들로 대체하여 커패시터의 수를 줄일 수 있으며,상기 제 2 샘플링 커패시터 용량은 상기 단위 샘플링 커패시터 용량의 두 배인 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC
8 8
삭제
9 9
제 7 항에 있어서,상기 MDAC들 각각에 적용되는 2단 증폭기의 바이어스 회로는 상기 2단 증폭기의 입력단 공통모드 전압에 따라 상기 2단 증폭기의 NMOS 캐스코드단의 바이어스 전압을 생성하는 것을 특징으로 하는 가변 이득 증폭기를 갖는 ADC
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.