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고유전율막을 갖는 터널링 전계효과 트랜지스터(TUNNELING FIELD EFFECT TRANSISTOR HAVING HIGH-K DIELECTRIC LAYER)

  • 기술번호 : KST2014034375
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 게이트 절연막의 일부를 고유전율막으로 대체 형성함으로써, 게이트 전압이 증가하거나 감소함에 따라 고유전율막 아래의 채널영역에 먼저 전기적으로 N+ 또는 P+ 영역이 유도되어 이온주입된 P+ 또는 N+ 영역과 급격한 에너지 밴드 경사를 갖는 터널링 접합이 형성되도록 하여, 높은 구동전류와 급격한 구동전류의 변화가 가능하게 함으로써, 저전력, 고에너지 효율을 구현할 수 있는 고유전율막을 갖는 터널링 전계효과 트랜지스터에 관한 것이다. 고유전율막, 터널링, TFET
Int. CL H01L 21/336 (2006.01)
CPC H01L 29/66356(2013.01) H01L 29/66356(2013.01) H01L 29/66356(2013.01) H01L 29/66356(2013.01)
출원번호/일자 1020090082268 (2009.09.02)
출원인 서강대학교산학협력단
등록번호/일자 10-1108915-0000 (2012.01.17)
공개번호/일자 10-2011-0024328 (2011.03.09) 문서열기
공고번호/일자 (20120131) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.09.02)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 최우영 대한민국 서울특별시 동작구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.09.02 수리 (Accepted) 1-1-2009-0539654-49
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.03.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.04.15 수리 (Accepted) 9-1-2011-0033215-08
4 의견제출통지서
Notification of reason for refusal		 2011.04.27 발송처리완료 (Completion of Transmission) 9-5-2011-0225638-93
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.06.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0468878-74
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.06.21 수리 (Accepted) 1-1-2011-0468892-14
7 등록결정서
Decision to grant		 2011.12.11 발송처리완료 (Completion of Transmission) 9-5-2011-0732146-90
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판과, 상기 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 밑에 위치한 상기 반도체 기판을 채널영역으로 하고, 상기 채널영역을 사이에 두고 상기 반도체 기판 양측에 형성된 N+ 영역과 P+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 게이트 절연막은 상기 게이트 길이방향의 일단 밑에 다른 부위보다 유전율이 큰 고유전율막으로 형성되되, 상기 고유전율막은 상기 채널영역에 형성되는 반전층 또는 축적층과 터널링 접합이 형성되는 상기 N+ 영역 또는 상기 P+ 영역 쪽에 형성된 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터
2 2
반도체 기판과, 상기 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 밑에 위치한 상기 반도체 기판을 채널영역으로 하고, 상기 채널영역을 사이에 두고 상기 반도체 기판 양측에 형성된 N+ 영역과 P+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 게이트 절연막은 상기 게이트 길이방향의 양단 밑에 다른 부위보다 유전율이 큰 고유전율막으로 형성되고, 상기 N+ 영역 또는 상기 P+ 영역은 상기 게이트로부터 일정거리 떨어진 위치에 형성된 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터
3 3
제 2 항에 있어서, 상기 N+ 영역 또는 상기 P+ 영역이 상기 게이트로부터 떨어진 거리는 상기 게이트 길이보다 작은 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 반도체 기판은 SOI 기판 또는 벌크 실리콘 기판이고, 상기 고유전율막은 실리콘 산화막보다 유전율이 큰 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터
5 5
제 4 항에 있어서, 상기 반도체 기판은 SOI 기판이고, 상기 게이트 및 상기 고유전율막을 포함하는 상기 게이트 절연막은 상기 채널영역을 사이에 두고 상하 또는 앞뒤로 형성된 더블게이트(double-gate) 구조인 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터
6 6
제 4 항에 있어서, 상기 게이트 및 상기 고유전율막을 포함하는 상기 게이트 절연막은 상기 채널영역의 삼면을 둘러싸며 형성된 트리플게이트(triple-gate) 구조인 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터
7 7
제 4 항에 있어서, 상기 게이트 및 상기 고유전율막을 포함하는 상기 게이트 절연막은 상기 채널영역의 전면을 둘러싸며 형성된 게이트올어라운드(Gate-All-Around: GAA) 구조인 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터
8 8
반도체 기판에 제 1 게이트 절연막 및 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 1 단계와; 상기 기판 전면에 제 1 마스크 물질을 증착하고 상기 게이트의 일측이 보이도록 식각하여 제 1 마스크를 형성하는 제 2 단계와; 상기 제 1 마스크를 도핑 마스크로 사용하며 상기 게이트의 일측과 인접된 상기 기판에 불순물을 주입하여 N+ 또는 P+ 영역을 형성하는 제 3 단계와; 상기 기판 전면에 제 2 마스크 물질을 증착하고 상기 게이트의 타측이 보이도록 식각하여 제 2 마스크를 형성하는 제 4 단계와; 상기 제 2 마스크를 도핑 마스크로 사용하며 상기 게이트의 타측과 인접된 상기 기판에 불순물을 주입하여 P+ 또는 N+ 영역을 형성하는 제 5 단계와; 상기 제 1 게이트 절연막을 등방성으로 식각하여 상기 게이트의 일측 또는 양측 밑에 일정 깊이의 홈이 형성되도록 하는 제 6 단계와; 상기 기판 전면에 상기 제 1 게이트 절연막보다 유전율이 큰 제 2 게이트 절연막을 증착하는 제 7 단계와; 상기 제 2 게이트 절연막을 비등방성으로 식각하여 상기 게이트 밑의 홈에만 상기 제 2 게이트 절연막이 남아 있도록 하는 제 8 단계를 포함하여 구성된 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터를 제조하는 방법
9 9
제 8 항에 있어서, 상기 제 6 단계의 상기 제 1 게이트 절연막 식각은 상기 제 2 마스크를 식각 마스크로 사용하며 상기 게이트의 일측과 인접된 상기 제 1 게이트 절연막을 등방성으로 식각하여 상기 게이트의 일측에 일정 깊이의 홈이 형성되도록 하는 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터를 제조하는 방법
10 10
제 8 항 또는 제 9 항에 있어서, 상기 제 1 게이트 절연막은 실리콘 산화막(SiO2)이고, 상기 제 2 게이트 절연막은 스트론튬 산화막(SrO), 실리콘 질화막(Si3N4), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중에서 선택된 어느 1개의 단일막 또는 2개 이상의 복수로 적층된 복합막인 것을 특징으로 하는 고유전율막을 갖는 터널링 전계효과 트랜지스터를 제조하는 방법
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순번 연구부처 주관기관 연구사업 연구과제
1 교육과학기술부 서강대학교산학협력단 특정연구개발사업 고에너지 효율의 IC 구현을 위한 차세대 녹색 터널링 트랜지스터 개발