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터널링 전계효과 트랜지스터를 이용한 1Ｔ 디램 셀 소자 (CAPACITORLESS 1T DRAM CELL DEVICE USING TUNNELING FIELD EFFECT TRANSISTOR)
- 기술번호 : KST2014034406
- 담당센터 : 서울서부기술혁신센터
- 전화번호 : 02-6124-6930
| 요약 | 본 발명은 커패시터 없이 하나의 터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자에 관한 것으로, 소스 또는 드레인 영역과 바디 영역 사이에 분리 반도체 영역을 삽입함으로써, 바디에 전위 우물 형성이 가능하게 하였고, 터널링 전계효과 트랜지스터의 동작원리를 이용함으로써, 프로그램 시 저전력, 저전압 및 고속 동작이 가능하게 되었으며, 소스/드레인, 바디, 분리 반도체 영역으로 구성된 반도체 액티브 영역을 수직 적층시키고, 반도체 액티브 영역 양측에 형성된 게이트를 이웃 셀과 공유하도록 함으로써, 하나의 셀 소자가 4F2의 면적을 차지하도록 하여 고집적이 가능하게 한 효과가 있다. |
|---|---|
| Int. CL | H01L 27/108 (2006.01) H01L 29/78 (2006.01) H01L 21/8242 (2006.01) H01L 21/335 (2006.01) |
| CPC | H01L 29/7391(2013.01) H01L 29/7391(2013.01) H01L 29/7391(2013.01) |
| 출원번호/일자 | 1020100113653 (2010.11.16) |
| 출원인 | 서강대학교산학협력단 |
| 등록번호/일자 | 10-1085155-0000 (2011.11.14) |
| 공개번호/일자 | |
| 공고번호/일자 | (20111118) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2010.11.16) |
| 심사청구항수 | 9 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서강대학교산학협력단 | 대한민국 | 서울특별시 마포구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 최우영 | 대한민국 | 서울특별시 동작구 |
| 2 | 이우준 | 대한민국 | 서울특별시 마포구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서강대학교산학협력단 | 대한민국 | 서울특별시 마포구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2010.11.16 | 수리 (Accepted) | 1-1-2010-0745968-15 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2011.07.12 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2011.08.12 | 수리 (Accepted) | 9-1-2011-0067118-18 |
| 4 | 등록결정서 Decision to grant |
2011.10.12 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0587064-86 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2017.01.11 | 수리 (Accepted) | 4-1-2017-5005781-67 |
| 6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.01.22 | 수리 (Accepted) | 4-1-2019-5014626-89 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 일정 높이를 갖는 사각 기둥의 반도체 액티브 영역과;상기 반도체 액티브 영역의 어느 양측으로 평행한 두 측면 상에 각각 게이트 절연막을 사이에 두고 형성된 게이트와;상기 반도체 액티브 영역의 다른 양측으로 평행한 두 측면 상에 각각 채워진 분리 절연막을 포함하여 구성되되,상기 반도체 액티브 영역은 바닥부터 상부로 가며 소스 영역, 상기 소스 영역과 반대 타입의 분리 반도체 영역, 상기 소스 영역과 같은 타입의 바디 영역 및 상기 소스 영역과 반대 타입의 드레인 영역이 수직 적층 되어 구성된 것을 특징으로 하는 1T 디램 셀 소자 |
| 2 |
2 제 1 항에 있어서,상기 드레인 영역 및 상기 분리 반도체 영역은 N형 불순물 고농도 도핑층(N+ 영역)이고,상기 소스 영역은 P형 불순물 고농도 도핑층(P+ 영역)이고,상기 바디 영역은 상기 소스 영역보다 저농도로 도핑된 P형 불순물 저농도 도핑층(P 영역)인 것을 특징으로 하는 1T 디램 셀 소자 |
| 3 |
3 일정 높이를 갖는 사각 기둥의 반도체 액티브 영역과;상기 반도체 액티브 영역의 어느 양측으로 평행한 두 측면 상에 각각 게이트 절연막을 사이에 두고 형성된 게이트와;상기 반도체 액티브 영역의 다른 양측으로 평행한 두 측면 상에 각각 채워진 분리 절연막을 포함하여 구성되되,상기 반도체 액티브 영역은 바닥부터 상부로 가며 소스 영역, 상기 소스 영역과 반대 타입의 바디 영역, 상기 소스 영역과 같은 타입의 분리 반도체 영역 및 상기 소스 영역과 반대 타입의 드레인 영역이 수직 적층 되어 구성된 것을 특징으로 하는 1T 디램 셀 소자 |
| 4 |
4 제 3 항에 있어서,상기 소스 영역 및 상기 분리 반도체 영역은 N형 불순물 고농도 도핑층(N+ 영역)이고,상기 드레인 영역은 P형 불순물 고농도 도핑층(P+ 영역)이고,상기 바디 영역은 상기 드레인 영역보다 저농도로 도핑된 P형 불순물 저농도 도핑층(P 영역)인 것을 특징으로 하는 1T 디램 셀 소자 |
| 5 |
5 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 게이트는 이웃 셀 사이에 형성되어 이웃 셀을 함께 제어하는 것을 특징으로 하는 1T 디램 셀 소자 |
| 6 |
6 제 5 항에 있어서,상기 소스 영역은 상기 분리 절연막 밑으로 연장 형성되어 이웃 셀과 연결된 것을 특징으로 하는 1T 디램 셀 소자 |
| 7 |
7 제 6 항에 있어서,상기 바디 영역은 상기 게이트 절연막, 상기 분리 절연막, 상기 분리 반도체 영역 및 상기 바디 영역과 접하는 상기 드레인 영역 또는 상기 소스 영역에 의하여 플로팅 바디로 되고,상기 바디 영역과 접하는 상기 드레인 영역 또는 상기 소스 영역 사이에서 터널링 현상으로 생성된 정공을 상기 플로팅 바디에 저장하는 방법으로 프로그램 동작을 하는 것을 특징으로 하는 1T 디램 셀 소자 |
| 8 |
8 제 7 항에 있어서,상기 플로팅 바디에 저장된 정공의 상태를 읽을 때 상기 반도체 액티브 영역의 일측에 있는 게이트에는 음의 전압을 인가하고, 타측에 있는 게이트에는 양의 전압을 인가하여 읽기 동작을 하는 것을 특징으로 하는 1T 디램 셀 소자 |
| 9 |
9 제 8 항에 있어서,상기 읽기 동작은 상기 분리 반도체 영역과 이에 접한 상기 소스 영역 또는 상기 드레인 영역 사이에서 터널링 현상으로 생성된 전자를 이용하는 것을 특징으로 하는 1T 디램 셀 소자 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 교육과학기술부 | 서강대학교산학협력단 | 나노원천기술개발사업 | 고에너지 효율의 IC 구현을 위한 차세대 녹색 터널링 트랜지스터 개발 |
| 2 | 지식경제부 | 서강대학교산학협력단 | 대학 IT연구센터 육성지원사업 (ITRC) | 차세대 융복합 시스템용 아날로그 IP 핵심설계기술 개발 |
| 공개전문 정보가 없습니다 |
|---|
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- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1085155-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20101116 출원 번호 : 1020100113653 공고 연월일 : 20111118 공고 번호 : 특허결정(심결)연월일 : 20111012 청구범위의 항수 : 9 유별 : H01L 27/108 발명의 명칭 : 터널링 전계효과 트랜지스터를 이용한 1Ｔ 디램 셀 소자 존속기간(예정)만료일 : 20191115 |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서강대학교산학협력단 서울특별시 마포구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 198,000 원 | 2011년 11월 14일 | 납입 |
| 제 4 년분 | 금 액 | 166,600 원 | 2014년 11월 13일 | 납입 |
| 제 5 년분 | 금 액 | 166,600 원 | 2015년 11월 05일 | 납입 |
| 제 6 년분 | 금 액 | 166,600 원 | 2016년 11월 14일 | 납입 |
| 제 7 년분 | 금 액 | 309,400 원 | 2017년 10월 23일 | 납입 |
| 제 8 년분 | 금 액 | 234,260 원 | 2018년 12월 26일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2010.11.16 | 수리 (Accepted) | 1-1-2010-0745968-15 |
| 2 | 선행기술조사의뢰서 | 2011.07.12 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2011.08.12 | 수리 (Accepted) | 9-1-2011-0067118-18 |
| 4 | 등록결정서 | 2011.10.12 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0587064-86 |
| 5 | 출원인정보변경(경정)신고서 | 2017.01.11 | 수리 (Accepted) | 4-1-2017-5005781-67 |
| 6 | 출원인정보변경(경정)신고서 | 2019.01.22 | 수리 (Accepted) | 4-1-2019-5014626-89 |
| 기술번호 | KST2014034406 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 서강대학교 |
| 기술명 | 터널링 전계효과 트랜지스터를 이용한 1Ｔ 디램 셀 소자 (CAPACITORLESS 1T DRAM CELL DEVICE USING TUNNELING FIELD EFFECT TRANSISTOR) |
| 기술개요 |
본 발명은 커패시터 없이 하나의 터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자에 관한 것으로, 소스 또는 드레인 영역과 바디 영역 사이에 분리 반도체 영역을 삽입함으로써, 바디에 전위 우물 형성이 가능하게 하였고, 터널링 전계효과 트랜지스터의 동작원리를 이용함으로써, 프로그램 시 저전력, 저전압 및 고속 동작이 가능하게 되었으며, 소스/드레인, 바디, 분리 반도체 영역으로 구성된 반도체 액티브 영역을 수직 적층시키고, 반도체 액티브 영역 양측에 형성된 게이트를 이웃 셀과 공유하도록 함으로써, 하나의 셀 소자가 4F2의 면적을 차지하도록 하여 고집적이 가능하게 한 효과가 있다. |
| 개발상태 | 기술개발진행중 |
| 기술의 우수성 | |
| 응용분야 | 디램 |
| 시장규모 및 동향 | |
| 희망거래유형 | 라이센스 |
| 사업화적용실적 | 해당사항 없음 |
| 도입시고려사항 | 상용화를 위한 기술지도 가능 |
| 과제고유번호 | 1345156494 |
|---|---|
| 세부과제번호 | 2009-0082439 |
| 연구과제명 | 고에너지 효율의 IC 구현을 위한 차세대 녹색 터널링 트랜지스터 개발 |
| 성과구분 | 등록 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국연구재단 |
| 연구주관기관명 | 서강대학교 산학협력단 |
| 성과제출연도 | 2011 |
| 연구기간 | 200906~201205 |
| 기여율 | 0.5 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415115183 |
|---|---|
| 세부과제번호 | C1090-1101-0003 |
| 연구과제명 | 아날로그 IP 설계기술 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 정보통신산업진흥원 |
| 연구주관기관명 | 서강대학교 산학협력단 |
| 성과제출연도 | 2011 |
| 연구기간 | 201006~201312 |
| 기여율 | 0.5 |
| 연구개발단계명 | 기타 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1345122542 |
|---|---|
| 세부과제번호 | 2009-0082439 |
| 연구과제명 | 고에너지 효율의 IC 구현을 위한 차세대 녹색 터널링 트랜지스터 개발 |
| 성과구분 | 출원 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국연구재단 |
| 연구주관기관명 | 서강대학교 산학협력단 |
| 성과제출연도 | 2010 |
| 연구기간 | 200906~201205 |
| 기여율 | 0.5 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415109684 |
|---|---|
| 세부과제번호 | C1090-1001-0003 |
| 연구과제명 | 아날로그 IP 설계기술 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 정보통신산업진흥원 |
| 연구주관기관명 | 서강대학교산학협력단 |
| 성과제출연도 | 2010 |
| 연구기간 | 201006~201312 |
| 기여율 | 0.5 |
| 연구개발단계명 | 기타 |
| 6T분류명 | IT(정보기술) |
특허성과
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