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수직형 채널 구조를 갖는 ＰＲＡＭ 소자, 이를 이용한 ＰＲＡＭ 어레이 및 그 제조방법 (PRAM WITH VERTICAL CHANNEL, PRAM ARRAY USING THE SAME AND FABRICATING METHOD THEREOF)

  • 기술번호 : KST2014034418
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 PRAM 소자, PRAM 어레이 및 그 제조방법에 관한 것으로, 반도체 기판을 식각하여 트렌치를 형성하고, 상기 트렌치의 측벽 상에 측벽 게이트를 형성하여 수직형 채널 구조를 갖도록 함으로써, 스위칭 소자로 소모되는 면적을 최소화 하여 고집적이 가능함은 물론, 트렌치 양측 벽에 형성된 측벽 게이트 사이에 하부전극, 상변화 물질층 및 상부전극 순으로 순차 적층하며 채우게 됨으로써, 상변화 물질층을 자기 정렬로 원하는 두께로 용이하게 형성할 수 있는 효과가 있다.
Int. CL H01L 27/115 (2006.01)
CPC H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01) H01L 45/06(2013.01)
출원번호/일자 1020100046661 (2010.05.18)
출원인 서강대학교산학협력단
등록번호/일자 10-1064219-0000 (2011.09.05)
공개번호/일자
공고번호/일자 (20110914) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.05.18)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 조일환 대한민국 서울특별시 강남구
2 최우영 대한민국 서울특별시 동작구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.05.18 수리 (Accepted) 1-1-2010-0319538-71
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.05.16 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.06.15 수리 (Accepted) 9-1-2011-0048960-34
4 의견제출통지서
Notification of reason for refusal		 2011.06.23 발송처리완료 (Completion of Transmission) 9-5-2011-0343630-63
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.08.23 수리 (Accepted) 1-1-2011-0652878-91
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.08.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0652856-97
7 등록결정서
Decision to grant		 2011.08.26 발송처리완료 (Completion of Transmission) 9-5-2011-0480232-29
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제 1 라인에 전기적으로 연결된 스위칭 소자와, 상기 스위칭 소자의 한 단자와 전기적으로 연결된 하부전극과, 상기 하부전극 상에 형성된 상변화 물질층과, 상기 상변화 물질층 상에 형성되며 제 2 라인에 전기적으로 연결된 상부전극을 포함하여 구성된 PRAM 소자에 있어서,상기 스위칭 소자는 반도체 기판을 식각하여 형성된 트렌치 바닥의 일부 및 상기 트렌치의 일 측벽 상에 게이트 절연막을 사이에 두고 형성된 측벽 게이트를 갖고,상기 트렌치에는 상기 측벽 게이트 상에 분리절연막을 사이에 두고 바닥으로부터 상기 하부전극, 상기 상변화 물질층 및 상기 상부전극 순으로 적층되어 형성된 것을 특징으로 하는 PRAM 소자
2 2
제 1 라인에 전기적으로 연결된 스위칭 소자와, 상기 스위칭 소자의 한 단자와 전기적으로 연결된 하부전극과, 상기 하부전극 상에 형성된 상변화 물질층과, 상기 상변화 물질층 상에 형성되며 제 2 라인에 전기적으로 연결된 상부전극을 포함하여 구성된 PRAM 소자에 있어서,상기 스위칭 소자는 반도체 기판을 식각하여 형성된 트렌치 바닥의 일부 및 상기 트렌치의 일 측벽 상에 게이트 절연막을 사이에 두고 형성된 측벽 게이트를 갖고,상기 측벽 게이트 양측에 위치한 상기 반도체 기판 상부 및 상기 트렌치 바닥에는 불순물 도핑층으로 각각 제 1, 제 2 소스/드레인 영역이 형성되고,상기 제 1 소스/드레인 영역은 상기 제 1 라인과 전기적으로 연결되고,상기 제 2 소스/드레인 영역은 상기 하부전극과 전기적으로 연결된 것을 특징으로 하는 PRAM 소자
3 3
제 2 항에 있어서,상기 트렌치에는 상기 측벽 게이트 상에 분리절연막을 사이에 두고 바닥으로부터 상기 하부전극, 상기 상변화 물질층 및 상기 상부전극 순으로 적층되어 형성된 것을 특징으로 하는 PRAM 소자
4 4
반도체 기판의 트렌치 양 측벽에 각각 수직형 채널을 갖도록 형성된 두개의 스위칭 소자들; 및상기 두개의 스위칭 소자들 상에 분리절연막을 사이에 두고 상기 트렌치 바닥으로부터 하부전극, 상변화 물질층 및 상부전극 순으로 적층되어 형성된 저장노드를 포함하여 구성된 것을 특징으로 하는 PRAM 소자
5 5
반도체 기판에 일정 거리 이격되며 식각되어 형성된 둘 이상의 트렌치들;상기 각 트렌치 마다 바닥과 양 측벽 상에 게이트 절연막을 두며 서로 이격되어 형성된 두개의 측벽 게이트들;상기 각 측벽 게이트 양측에 위치한 상기 반도체 기판 상부 및 상기 트렌치 바닥에 불순물 도핑층으로 형성된 복수개의 소스/드레인 영역들; 및상기 각 트렌치 마다 상기 각 측벽 게이트 상에 분리절연막을 사이에 두고 바닥으로부터 하부전극, 상변화 물질층 및 상부전극 순으로 적층되며 채워진 저장 노드들을 포함하여 구성된 것을 특징으로 하는 PRAM 어레이
6 6
제 5 항에 있어서,상기 반도체 기판 상부에 형성된 소스/드레인 영역들은 각 비트라인에 전기적으로 연결되고,상기 각 트렌치의 바닥에 형성된 소스/드레인 영역들은 상기 각 저장 노드의 하부전극에 전기적으로 연결되고,상기 각 저장 노드의 상부전극은 접지라인에 전기적으로 연결되고,상기 각 측벽 게이트는 각 워드라인에 전기적으로 연결된 것을 특징으로 하는 PRAM 어레이
7 7
제 5 항에 있어서, 상기 반도체 기판 상부에 형성된 소스/드레인 영역들은 접지라인에 전기적으로 연결되고,상기 각 트렌치의 바닥에 형성된 소스/드레인 영역들은 상기 각 저장 노드의 하부전극에 전기적으로 연결되고,상기 각 저장 노드의 상부전극은 각 비트라인에 전기적으로 연결되고,상기 각 측벽 게이트는 각 워드라인에 전기적으로 연결된 것을 특징으로 하는 PRAM 어레이
8 8
반도체 기판을 식각하여 소정의 폭과 깊이를 갖는 둘 이상의 트렌치들을 일정거리 이격하며 형성하는 제 1 단계;상기 각 트렌치가 형성된 상기 기판 상부에 게이트 절연막을 형성하는 제 2 단계;상기 기판 전면에 게이트 물질을 증착하고 비등방성으로 식각하여 상기 각 트렌치의 양 측벽에 측벽 게이트들을 형성하는 제 3 단계;상기 각 측벽 게이트 상부에 열 산화공정을 통하여 분리절연막을 형성하는 제 4 단계;상기 기판 상부 및 상기 각 트렌치 바닥에 이온주입공정을 통하여 소스/드레인을 형성하는 제 5 단계;상기 각 측벽 게이트 양측으로 드러난 게이트 절연막을 절연막 식각 공정을 통하여 제거하는 제 6 단계; 및상기 절연막 식각 공정으로 드러난 상기 각 트렌치의 바닥으로부터 하부전극, 상변화 물질층 및 상부전극 순으로 순차 적층하며 채워 복수개의 저장노드들을 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 PRAM 어레이 제조방법
9 9
반도체 기판을 식각하여 소정의 폭과 깊이를 갖는 둘 이상의 트렌치들을 일정거리 이격하며 형성하는 제 1 단계;상기 각 트렌치가 형성된 상기 기판 상부에 게이트 절연막을 형성하는 제 2 단계;상기 기판 전면에 게이트 물질을 증착하고 비등방성으로 식각하여 상기 각 트렌치의 양 측벽에 측벽 게이트들을 형성하는 제 3 단계;상기 기판 상부 및 상기 각 트렌치 바닥에 이온주입공정을 통하여 소스/드레인을 형성하는 제 4 단계;상기 각 측벽 게이트 상부에 열 산화공정을 통하여 분리절연막을 형성하는 제 5 단계;상기 각 측벽 게이트 양측으로 드러난 게이트 절연막을 절연막 식각 공정을 통하여 제거하는 제 6 단계; 및상기 절연막 식각 공정으로 드러난 상기 각 트렌치의 바닥으로부터 하부전극, 상변화 물질층 및 상부전극 순으로 순차 적층하며 채워 복수개의 저장노드들을 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 PRAM 어레이 제조방법
10 10
제 8 항 또는 제 9 항에 있어서,상기 기판 전면에 층간 절연막을 증착하고, 상기 기판 상부에 형성된 소스/드레인 및 상기 각 저장노드의 상부전극과 전기적 접속을 위한 복수개의 컨택홀들을 형성하는 단계; 및상기 각 컨택홀에 도전성 플러그를 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 PRAM 어레이 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 교육과학기술부 서강대학교산학협력단 기초연구사업 저전력 나노 전기기계 비휘발성 메모리 소자 개발