| 요약 |
본 발명은 전류 소모를 감소시켜 소비전력을 최소화할 수 있는 프리스케일러를 제공하는데 그 목적이 있다. 이를 위해, 본 발명은 적어도 하나의 D-플립플롭을 구비하되, 상기 D-플립플롭은 클럭신호와 클럭바신호에 의해 응답하여 데이터를 전송하는 제1 전송 게이트와, 상기 클럭신호가 지연된 지연클럭신호와, 상기 지연클럭신호의 위상과 반대인 지연클럭바신호에 응답하여 상기 제1 전송 게이트를 통해 전송된 데이터를 래치하는 제1 래치와, 상기 지연클럭신호와 상기 지연클럭바신호에 응답하여 상기 제1 래치로부터 출력된 데이터를 전송하는 제2 전송 게이트와, 상기 클럭신호와, 상기 클럭신호의 위상과 반대인 클럭바신호에 응답하여 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하는 제2 래치를 구비하는 프리스케일러를 구비한다. 따라서, 본 발명에 의하면, 프리스케일러를 아날로그 회로인 CML(Current Mode Logic)으로 구성하는 것이 아니라 디지털 동작하는 인버터로 구성된 D-플립플롭으로 구성하여 전체 회로 구성을 디지털화함으로써 N/S 분주부와의 인터페이스를 위한 별도의 회로(증폭부)가 필요하지 않아 프리스케일러의 회로 설계를 단순화하는 동시에 전류 소모를 감소시킬 수 있다. 프리스케일러, 위상고정루프, PLL, 주파수 합성기, D-플립플롭
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