| 1 |
1
바이너리 내용 주소화 메모리(content addressable memory, CAM) 셀에 있어서,제1 비트라인(BL)을 통해 입력되는 저장 데이터를 저장하는 제1 트랜지스터와 제2 트랜지스터;상기 제1 트랜지스터와 제2 트랜지스터에 저장된 저장 데이터 및 상기 제1 비트라인(BL)과 제2 비트라인(BL/)을 통해 입력된 비교 데이터를 비교하여 비교값을 출력하는 비교 회로부; 및무정값 비교 신호에 따라 상기 비교 회로부를 활성화 제어하여 상기 저장 데이터와 비교 데이터에 무관하게 상기 저장 데이터와 비교 데이터가 일치함을 나타내는 비교값을 출력 제어하는 무정값 검색 제어부를 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리
|
| 2 |
2
제 1 항에 있어서, 상기 비교 회로부는비교 신호에 따라 프리차지되는 매치라인; 및상기 매치라인이 프리자치된 후, 상기 무정값 검색 제어부의 제어에 따라 상기 비교 데이터와 상기 저장 데이터에 무관하게 상기 저장 데이터와 비교 데이터가 일치함을 나타내는 비교값을 출력하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리
|
| 3 |
3
제 2 항에 있어서, 상기 무정값 검색 제어부는상기 무정값 비교 신호에 따라 상기 제3 트랜지스터를 활성화 제어하는 제4 트랜지스터인 것을 특징으로 하는 바이너리 내용 주소화 메모리
|
| 4 |
4
제 3 항에 있어서, 상기 바이너리 내용 주소화 메모리는워드라인(WL)에 게이트가 연결되어 활성화 제어되는 제0 트랜지스터를 더 포함하며,상기 제0 트랜지스터의 활성화시 제1 비트라인(BL)을 통해 전달된 상기 저장 데이터가 상기 제1 트랜지스터와 제2 트랜지스터로 입력되는 것을 특징으로 하는 바이너리 내용 주소화 메모리
|
| 5 |
5
제 4 항에 있어서, 상기 바이너리 내용 주소화 메모리에서상기 제1 트랜지스터는 PMOS 트랜지스터이며상기 제0 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 바이너리 내용 주소화 메모리
|
| 6 |
6
제 5 항에 있어서,상기 제0 트랜지스터의 소스, 드레인, 게이트는 각각 상기 제1 비트라인(BL), 상기 제1 트랜지스터와 제2 트랜지스터의 게이트, 워드 라인(WL)에 연결되어 있으며,상기 제1 트랜지스터의 소스, 드레인은 각각 상기 제1 비트라인(BL), 상기 제2 트랜지스터의 드레인에 연결되어 있으며,상기 제2 트랜지스터의 소스는 상기 제2 비트라인(BL/)에 연결되어 있으며,상기 제3 트랜지스터의 소스, 드레인, 게이트는 각각 접지 단자, 매칭 라인(ML), 제4 트랜지스터의 드레인에 연결되어 있으며,상기 제4 트랜지스터의 소스와 게이트는 상기 제1 트랜지스터의 드레인, 무정값 비교 신호의 입력 단자(CI)에 연결되어 있는 것을 특징으로 하는 바이너리 내용 주소화 메모리
|
