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터너리(ternary) 내용 주소화 메모리(Content Addressable Memory, CAM) 장치에 있어서,데이터를 저장하는 제1 트랜지스터와 제2 트랜지스터를 구비하는 메모리;상기 제1 트랜지스터의 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제3 트랜지스터와 상기 제2 트랜지스터 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제4 트랜지스터;활성화 여부에 따라 상기 제1 트랜지스터의 소스로 입력되는 제1 유지 신호 또는 제1 비교 데이터 신호를 차단 제어하는 제5 트랜지스터;활성화 여부에 따라 상기 제2 트랜지스터의 소스로 입력되는 제2 유지 신호 또는 제2 비교 데이터 신호를 차단 제어하는 제6 트랜지스터;상기 제1 유지 신호 또는 상기 제1 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 상기 제1 유지 신호 또는 제1 비교 데이터 신호를 생성하는 제1 주기 제어부; 및상기 제2 유지 신호 또는 상기 제2 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 상기 제2 유지 신호 또는 제2 비교 데이터 신호를 생성하는 제2 주기 제어부를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 1 항에 있어서, 상기 터너리 내용 주소화 메모리 장치에서상기 메모리의 리프레쉬 동작시,상기 제1 주기 제어부는 로우값의 제1 유지 신호를 생성하고, 상기 제5 트랜지스터는 활성화되어 상기 생성한 로우값의 제1 유지 신호를 상기 제1 트랜지스터의 소스로 입력시키며,상기 제2 주기 제어부는 로우값의 제2 유지 신호를 생성하고, 상기 제6 트랜지스터는 활성화되어 상기 생성한 로우값의 제2 유지 신호를 상기 제2 트랜지스터의 소스로 입력시키는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 1 항에 있어서, 상기 터너리 내용 주소화 메모리 장치에서상기 메모리에 저장된 데이터의 검색 동작시,상기 제1 주기 제어부는 제1 비교 데이터 신호의 하이값 주기를 제어하여 제1 비교 데이터 신호를 생성하고, 상기 제5 트랜지스터는 활성화되어 상기 생성한 제1 비교 데이터 신호를 상기 제1 트랜지스터의 소스로 입력시키며,상기 제2 주기 제어부는 제2 비교 데이터 신호의 하이값 주기를 제어하여 제2 비교 데이터 신호를 생성하고 상기 제6 트랜지스터는 활성화되어 상기 생성한 제2 비교 데이터 신호를 상기 제2 트랜지스터의 소스로 입력시키는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 4 항에 있어서, 상기 생성한 제1 비교 데이터 신호 또는 제2 비교 데이터 신호는 리턴투제로 펄스 형태인 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 3 항 또는 제 4 항에 있어서, 상기 제5 트랜지스터의 게이트로 제1 비교 데이터 신호 또는 제1 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되고 상기 제5 트랜지스터의 소스로 제1 비교 데이터 신호 또는 제1 유지 신호가 입력되며,상기 제6 트랜지스터의 게이트로 제2 비교 데이터 신호 또는 제2 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되고 상기 제6 트랜지스터의 소스로 제2 비교 데이터 신호 또는 제2 유지 신호가 입력되는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 1 항에 있어서, 상기 제1 주기 제어부는입력되는 하이값과 로우값 중 하나의 신호를 출력하는 제1 멀티플렉서; 및상기 제1 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 제1 주기 결정부를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 1 항에 있어서, 상기 제2 주기 제어부는입력되는 하이값 또는 로우값 중 하나의 신호를 출력하는 제2 멀티플렉서; 및상기 제2 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 제2 주기 결정부를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 1 항에 있어서, 상기 제1 트랜지스터와 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 1 항에 있어서, 상기 메모리는워드라인(WL)에 게이트가 연결되어 활성화 제어되는 제7 트랜지스터와 제8 트랜지스터; 및제1 비교라인(CL) 및 제2 비교라인(CL/)을 통해 각각 입력된 상기 제1 비교 데이터와 제2 비교 데이터를 상기 제1 트랜지스터와 제2 트랜지스터에 저장된 저장 데이터와 비교하여 비교값을 출력하는 비교 회로부를 더 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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제 10 항에 있어서, 상기 비교 회로부는비교 신호에 따라 프리차지되는 매치라인; 및상기 매치라인이 프리자치된 후, 상기 제1 및 제2 비교라인(CL, CL/)을 통해 입력된 제1 비교 데이터 및 제2 비교 데이터와 상기 저장 데이터에 따라 활성화 제어되어 상기 매치라인으로 비교값을 출력하는 제9 트랜지스터를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리 장치
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