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터너리 내용 주소화 메모리(Ternary content addressable memory, TCAM)에 있어서,워드라인에 의해 활성화되며 제1 비트라인과 제2 비트라인을 통해 입력되는 저장 데이터를 차단 제어하는 제1 트랜지스터와 제2 트랜지스터;상기 제1 트랜지스터의 제어에 따라 제1 저장 데이터를 저장하는 제3 트랜지스터;상기 제2 트랜지스터의 제어에 따라 제2 저장 데이터를 저장하는 제4 트랜지스터;및제1 비교라인 및 제2 비교라인을 통해 입력된 상기 제1 비교 데이터와 제2 비교 데이터를 상기 제3 트랜지스터와 제4 트랜지스터에 저장된 저장 데이터와 비교하여 비교값을 출력하는 비교 회로부를 포함하며, 상기 비교 회로부는 비교 신호에 따라 프리차지되는 매치라인; 및상기 매치라인이 프리차치된 후, 상기 제1 비교라인 및 제2 비교라인을 통해 입력된 제1 비교 데이터 및 제2 비교 데이터와 상기 저장 데이터에 따라 활성화 제어되어 상기 매치라인으로 비교값을 출력하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리
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제 1 항에 있어서, 상기 터너리 내용 주소화 메모리는상기 비교 회로부를 통해 상기 저장 데이터와 비교 데이터를 비교하기 전, 상기 제3 트랜지스터와 제4 트랜지스터 사이의 노드 전압의 크기를 0으로 설정하는 전압 설정부를 더 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리
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제 3 항에 있어서, 상기 전압 설정부는상기 저장 데이터를 임시 저장하는 임시 저장부;상기 제1 트랜지스터와 제4 트랜지스터를 활성 제어하는 활성 제어부;상기 제1 트랜지스터와 제2 트랜지스터가 활성화되는 경우, 상기 제1 비교 라인과 상기 제2 비교 라인으로 0의 값을 입력시켜 상기 제3 트랜지스터와 제4 트랜지스터 사이의 노드 전압의 크기를 0으로 설정하는 입력 제어부; 및상기 임시 저장부에 저장되어 있는 값을 각각 상기 제3 트랜지스터와 상기 제4 트랜지스터에 다시 저장하는 저장 제어부를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리
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제 1 항에 있어서,상기 제1 트랜지스터 내지 제5 트랜지스터는 NMOS 트랜지스인 것을 특징으로 하는 터너리 내용 주소화 메모리
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제 5 항에 있어서,상기 제1 트랜지스터의 소스, 드레인 및 게이트는 각각 상기 제1 비트 라인, 제3 트랜지스터의 게이트 및 워드라인에 연결되어 있으며,상기 제2 트랜지스터의 소스, 드레인 및 게이트는 각각 상기 제2 비트 라인, 제4 트랜지스터의 게이트 및 워드라인에 연결되어 있으며,상기 제3 트랜지스터의 소스와 드레인은 각각 상기 제1 비교라인과 제4 트랜지스터의 드레인에 연결되어 있으며,상기 제4 트랜지스터의 소스는 상기 제2 비교라인에 연결되어 있으며,상기 제5 트랜지스터의 소스, 드레인 및 게이트는 각각 접지단자, 상기 매치 라인 및 제3 트랜지스터의 드레인에 연결되어 있는 것을 특징으로 하는 터너리 내용 주소화 메모리
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제 6 항에 있어서, 저장데이터 0, 1, 무정값(don''t care)을 상기 제1 트랜지스터와 제2 트랜지스터에 저장하기 위하여 상기 제1 비트 라인과 제2 비트 라인에 각각 0/1, 1/0, 0/0의 값이 입력되며, 0, 1, 무정값의 저장데이터는 상기 제1 비교 라인과 제2 비교 라인을 통해 입력된 1/0, 0/1, 0/0의 비교데이터에 각각 매칭되는 것을 특징으로 하는 터너리 내용 주소화 메모리
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