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동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터

  • 기술번호 : KST2014036972
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 캐스코드 연결된 한 쌍의 PMOS 트랜지스터의 각각의 게이트 사이와, 캐스코드 연결된 한 쌍의 NMOS 트랜지스터의 각각의 게이트 사이에 부트스트랩 캐패시터를 설치하고, 데이터 샘플링 단계(Φ1)에서는 전류기근을 통해 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 동작시켜 부트스트랩 캐패시터에 입력 전압(VIN)과 기준전압(VBP, VBN) 사이의 전위차에 대응된 전하를 저장하였다가, 전하전달 단계(Φ2A)에서는 입력전압이 극성에 따라 NMOS 트랜지스터 쌍 또는 PMOS 트랜지스터 쌍 중 어느 한 쌍을 강반전으로 구동하고 다른 한 쌍은 컷오프 동작하도록 하여 넓은 대역폭을 확보하도록 하고, 전하전달 후 정상상태 단계(Φ2B)에서는 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 회귀시켜 높은 이득과 함께 전력소모를 방지하는 방식을 제공한다.
Int. CL H03K 19/0948 (2006.01.01) H03F 3/70 (2006.01.01) H03F 3/45 (2006.01.01)
CPC
출원번호/일자 1020100042733 (2010.05.07)
출원인 서울대학교산학협력단
등록번호/일자 10-1092699-0000 (2011.12.05)
공개번호/일자 10-2011-0123316 (2011.11.15) 문서열기
공고번호/일자 (20111209) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.05.07)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 정덕균 대한민국 서울특별시 서초구
2 이상윤 대한민국 서울특별시 송파구
3 최우석 대한민국 서울특별시 서초구
4 임동혁 대한민국 서울특별시 송파구

대리인

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1 서울대학교산학협력단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.05.07 수리 (Accepted) 1-1-2010-0293189-30
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.03.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.04.15 수리 (Accepted) 9-1-2011-0035360-56
4 의견제출통지서
Notification of reason for refusal		 2011.05.06 발송처리완료 (Completion of Transmission) 9-5-2011-0246287-07
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.06.10 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0436086-36
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.06.10 수리 (Accepted) 1-1-2011-0436074-99
7 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)		 2011.09.15 수리 (Accepted) 1-1-2011-0716407-90
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
9 등록결정서
Decision to grant		 2011.09.27 발송처리완료 (Completion of Transmission) 9-5-2011-0549379-72
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
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번호 청구항
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제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터를 캐스코드 연결하고, 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터를 캐스코드 연결하여,제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 드레인을 서로 연결하여 출력으로 하고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트를 서로 연결하여 입력으로 하고, 상기 제1 PMOS 트랜지스터의 게이트와 상기 제2 PMOS 트랜지스터 게이트 사이에 제1 부트스트랩 캐패시터를 구비하고, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트 사이에 제2 부트스트랩 캐패시터를 구비하고, 상기 제1 PMOS 트랜지스터의 게이트에는 제1 기준전위와의 접속을 온오프하는 제1 스위치;상기 입력과 출력 사이에는 제2 스위치;상기 제1 NMOS 트랜지스터의 게이트에는 제2 기준전위와의 접속을 온오프하는 제3 스위치;를 구비하고,제3 PMOS 트랜지스터의 게이트와 제5 PMOS 트랜지스터의 게이트를 서로 연결하여 제5 PMOS 트랜지스터의 드레인에 접속하고, 제5 PMOS 트랜지스터의 드레인에 흐르는 전류원(current source)을 연결하고,게이트와 드레인을 서로 연결한 제3 NMOS 트랜지스터의 드레인을 상기 제3 PMOS 트랜지스터의 드레인과 접속하고, 상기 제5 PMOS 트랜지스터 드레인은 제1 기준전위를 제공하고,상기 제3 NMOS 트랜지스터의 드레인은 제2 기준전위를 제공하는 것을 특징으로 하는 인버터 회로
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삭제
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제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터를 캐스코드 연결하고, 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터를 캐스코드 연결하여,제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 드레인을 서로 연결하여 출력으로 하고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트를 서로 연결하여 입력으로 하고, 상기 제1 PMOS 트랜지스터의 게이트와 상기 제2 PMOS 트랜지스터 게이트 사이에 제1 부트스트랩 캐패시터를 구비하고, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트 사이에 제2 부트스트랩 캐패시터를 구비하고, 상기 제1 PMOS 트랜지스터의 게이트에는 제1 기준전위와의 접속을 온오프하는 제1 스위치;상기 입력과 출력 사이에는 제2 스위치;상기 제1 NMOS 트랜지스터의 게이트에는 제2 기준전위와의 접속을 온오프하는 제3 스위치;를 구비하고, 제3 PMOS 트랜지스터와 제4 PMOS 트랜지스터를 캐스코드 연결하고, 상기 제3 PMOS 트랜지스터의 게이트와 제5 PMOS 트랜지스터의 게이트를 서로 연결하여 제5 PMOS 트랜지스터의 드레인에 접속하고, 제5 PMOS 트랜지스터의 드레인에 흐르는 전류원(current source)을 연결하고,게이트와 드레인을 서로 연결한 제3 NMOS 트랜지스터의 드레인을 상기 제4 PMOS 트랜지스터의 드레인과 접속하고, 상기 제4 PMOS 트랜지스터의 게이트에 제3 기준전위를 인가하여,상기 제5 PMOS 트랜지스터 드레인은 제1 기준전위를 제공하고,상기 제3 NMOS 트랜지스터의 드레인은 제2 기준전위를 제공하는 것을 특징으로 하는 인버터 회로
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제1항 또는 제3항 중 어느 한 항에 따른 인버터 회로를 연산 트랜스컨덕턴스 증폭기로 구성하여, 상기 제1, 2, 3 스위치를 데이터 샘플링 주기에는 닫고 전하 전달주기에는 여는 것을 특징으로 하는 스위치 캐패시터 회로
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 WO2011139000 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 WO2011139000 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
국가 R&D 정보가 없습니다.