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클럭 신호를 제공받아 이를 지연시켜 지연 클럭 신호를 출력하는 클럭 지연 회로;
상기 클럭 신호, 상기 지연 클럭 신호 및 데이터 신호를 제공받아 NAND 연산을 수행하여 NAND 출력 신호를 출력하는 NAND 게이트 회로;
상기 NAND 출력 신호, 상기 클럭 신호 및 상기 지연 클럭 신호를 제공받아 상기 데이터 신호를 저장하는 래치 회로; 및
일단이 상기 NAND 게이트 회로 및 상기 래치 회로와 연결된 모드 스위치를 포함하되,
상기 NAND 게이트 회로 및 상기 래치 회로 중 적어도 어느 하나는 상기 모드 스위치의 출력신호에 따라 동작속도가 가변되는 듀얼모드 래치 플립플롭 회로
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제 1항에 있어서,
상기 NAND 게이트 회로는 전원 전압이 제공되는 전압단과 접지단 사이에 직렬로 연결된 제1 PMOS 트랜지스터 및 제1 내지 제3 NMOS 트랜지스터와 상기 전압단과 상기 모드 스위치 사이에 직렬로 연결된 제2 PMOS 트랜지스터 및 제4 내지 제6 NMOS 트랜지스터를 포함하고,
상기 제4 내지 제6 NMOS 트랜지스터의 문턱 전압은 상기 제1 내지 제3 NMOS 트랜지스터의 문턱 전압보다 낮은 듀얼모드 래치 플립플롭 회로
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제 2항에 있어서,
상기 래치 회로는 상기 전압단과 상기 접지단 사이에 직렬로 연결된 제3 PMOS 트랜지스터 및 제7 내지 제9 NMOS 트랜지스터와 상기 제3 PMOS 트랜지스터의 일단과 상기 모드 스위치 사이에 직렬로 연결된 제10 내지 제12 NMOS 트랜지스터를 포함하되,
상기 제10 내지 제12 NMOS 트랜지스터의 문턱 전압은 상기 제7 내지 제9 NMOS 트랜지스터의 문턱 전압보다 낮은 듀얼모드 래치 플립플롭 회로
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4
제 3항에 있어서,
상기 모드 스위치는 모드 스위치 트랜지스터를 포함하고,
상기 모드 스위치 트랜지스터의 일단은 상기 제6 및 제12 NMOS 트랜지스터의 일단에 연결되고, 타단은 상기 접지단에 연결되며, 게이트단에는 모드 신호가 제공되는 듀얼모드 래치 플립플롭 회로
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5
제 3항에 있어서,
상기 모드 스위치는 모드 신호를 제공받고,
상기 모드 신호는 노멀 모드 신호 및 패스트 모드 신호를 포함하고,
상기 모드 신호가 상기 노멀 모드 신호일 경우 상기 제4 내지 제6 NMOS 트랜지스터 및 제10 내지 제12 NMOS 트랜지스터는 디스에이블되고, 상기 모드 신호가 상기 패스트 모드 신호일 경우 상기 제4 내지 제6 NMOS 트랜지스터 및 제10 내지 제12 NMOS 트랜지스터는 인에이블되는 듀얼모드 래치 플립플롭 회로
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제 3항에 있어서,
상기 제4 내지 제6 NMOS 트랜지스터의 폭은 상기 제1 내지 제3 NMOS 트랜지스터의 폭보다 작고,
상기 제10 내지 제12 NMOS 트랜지스터의 폭은 상기 제7 내지 제9 NMOS 트랜지스터의 폭보다 작은 듀얼모드 래치 플립플롭 회로
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전압 라인;
다수의 상기 제1 항 내지 제6 항 중 어느 한 항의 듀얼모드 래치 플립플롭 회로; 및
상기 각 듀얼모드 래치 플립플롭 회로의 상기 각 모드 스위치와 상기 전압 라인 사이에 배치된 다수의 퓨즈를 포함하는 반도체 회로
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제 7항에 있어서,
상기 다수의 퓨즈 중 적어도 어느 하나가 절단된 반도체 회로
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반도체 회로를 구성하는 다수의 래치 플립플롭 회로 중 상기 반도체 회로의 타이밍 수율에 영향을 주는 일정 수의 래치 플립플롭 회로를 추출하고,
상기 추출된 래치 플립플롭 회로를 상기 제1 항 내지 제6 항 중 어느 한 항의 듀얼모드 래치 플립플롭 회로로 대체하고,
상기 대체된 듀얼모드 래치 플립플롭 회로의 모드를 패스트 모드로 변환하는 것을 포함하는 반도체 회로의 타이밍 수율 향상 방법
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제 9항에 있어서,
상기 반도체 회로의 타이밍 수율에 영향을 주는 일정 수의 래치 플립플롭 회로를 추출하는 것은 상기 반도체 회로를 구성하는 래치 플립플롭 회로 중 SSTC(Statistical Static Timing Criticality)가 높은 순으로 상기 일정 수의 래치 플립플롭 회로를 추출하는 것을 포함하는 반도체 회로의 타이밍 수율 향상 방법
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제 9항에 있어서,
상기 대체된 듀얼모드 래치 플립플롭 회로의 모드를 상기 패스트 모드로 변환하는 것은 이퓨즈(e-fuse)를 사용하여 상기 대체된 듀얼모드 래치 플립플롭 회로의 모드를 상기 패스트 모드로 변환하는 것을 포함하는 반도체 회로의 타이밍 수율 향상 방법
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제 9항에 있어서,
상기 대체된 듀얼모드 래치 플립플롭 회로의 모드를 패스트 모드로 변환하는 것은 상기 대체된 듀얼모드 래치 플립플롭 회로 중에서 타이밍 패일(timing fail)이 발생한 듀얼모드 래치 플립플롭 회로의 모드를 패스트 모드로 변환하는 것을 포함하는 반도체 회로의 타이밍 수율 향상 방법
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