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아나로그 신호처리 셀의 2 차원 배열과 멀티플렉서에 의한고 효율 비터비 디코더의 구조 및 비터비 디코딩 방법

  • 기술번호 : KST2014039445
  • 담당센터 : 광주기술혁신센터
  • 전화번호 : 062-360-4654
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 아나로그 신호처리 셀의 2 차원 배열과 멀티플렉서에 의한 고 효율 비터비 디코더 구조 및 디코딩 방법에 관한 것이다. 더욱 상세하게는 비터비 디코더의 트렐리스 다이아 그램을 구속장(constraint length)의 길이보다 1 혹은 2 단(stage)만큼 더 길게 아나로그 회로에 의해 구현하고, 입력신호 저장을 위해서 상기 아나로그 신호처리 셀의 2 차원 배열의 구현된 스테이지 수 만큼의 커패시터를 순환적으로 배치하여, 입력신호를 상기 커패시터들에 순차적으로 저장한 후, 멀티플렉서를 사용하여 가장 오래된 신호 순서에 따라 상기 아나로그 신호처리 셀의 2 차원 배열의 각 스테이지에 일시에 연결하여 디코딩을 수행하는 것을 특징으로 한다. 본 발명에 의하면, 디코딩은 하드웨어적으로 수행하게 되므로 디코딩 속도가 빠를 뿐 아니라, 디코딩을 위한 경로 메모리(Path Memory)도 불필요하며, A/D 변환기가 불필요 하므로 전력소모도 매우 작은 장점이 있다. 비터비 디코더, 아나로그 신호처리 셀, 멀티플렉서, 트렐리스 다이아그램
Int. CL H03M 13/00 (2017.01.01) H03M 13/41 (2006.01.01) H04L 1/00 (2006.01.01) H03M 13/39 (2006.01.01)
CPC H03M 13/6597(2013.01) H03M 13/6597(2013.01) H03M 13/6597(2013.01) H03M 13/6597(2013.01) H03M 13/6597(2013.01)
출원번호/일자 1020060130010 (2006.12.19)
출원인 전북대학교산학협력단
등록번호/일자 10-0869347-0000 (2008.11.12)
공개번호/일자 10-2008-0056883 (2008.06.24) 문서열기
공고번호/일자 (20081119) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.19)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 전북대학교산학협력단 대한민국 전라북도 전주시 덕진구

발명자

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번호 이름 국적 주소
1 김형석 대한민국 전북 전주시 덕진구
2 손홍락 대한민국 전북 전주시 완산구

대리인

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번호 이름 국적 주소
1 전종일 대한민국 서울특별시 강남구 테헤란로*길 **, 신관 ***호 (역삼동, 과학기술회관)(리더스국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 전북대학교산학협력단 대한민국 전라북도 전주시 덕진구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.19 수리 (Accepted) 1-1-2006-0940176-18
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2007.06.12 수리 (Accepted) 4-1-2007-5090521-39
3 선행기술조사의뢰서
Request for Prior Art Search		 2007.11.05 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2007.12.05 수리 (Accepted) 9-1-2007-0073880-38
5 의견제출통지서
Notification of reason for refusal		 2008.03.20 발송처리완료 (Completion of Transmission) 9-5-2008-0153948-26
6 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2008.04.29 수리 (Accepted) 1-1-2008-0306821-35
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.05.20 수리 (Accepted) 1-1-2008-0356882-15
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.05.20 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0356880-24
9 등록결정서
Decision to grant		 2008.08.28 발송처리완료 (Completion of Transmission) 9-5-2008-0449854-42
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.11.04 수리 (Accepted) 4-1-2008-5174698-83
11 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status		 2008.11.06 수리 (Accepted) 1-1-2008-0769501-11
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.12.28 수리 (Accepted) 4-1-2010-5245806-20
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.10.04 수리 (Accepted) 4-1-2012-5206243-46
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.01.29 수리 (Accepted) 4-1-2016-5013206-34
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.02.27 수리 (Accepted) 4-1-2019-5038917-11
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.07.23 수리 (Accepted) 4-1-2019-5146985-61
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.07.23 수리 (Accepted) 4-1-2019-5146986-17
18 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.10.22 수리 (Accepted) 4-1-2019-5219602-91
19 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.07.06 수리 (Accepted) 4-1-2020-5149086-79
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
비터비 디코더의 구조에 있어서, 트렐리스 다이아그램 상의 각 노드를 아나로그 회로에 의해 구현한 아나로그 신호처리 셀을 기반으로 구속장의 길이보다 1 단 혹은 2 단만큼 더 길게 아나로그 전자 회로에 의해 구현한 아나로그 신호처리 셀의 2 차원 배열과; 입력신호 저장을 위해서 상기 아나로그 신호처리 셀의 2 차원 배열의 스테이지 수 만큼 설치된 커패시터부와; 상기 아나로그 신호처리 셀의 2 차원 배열에 상기 커페시터들을 커페시터들에 저장된 정보의 입력 순서에 따라 정렬하여 연결해 주는 멀티플렉서를 포함하는 것을 특징으로 하는 아나로그 신호처리 셀의 2 차원 배열과 멀티플렉서에 의한 고효율 비터비 디코더의 구조
2 2
제 1항에 있어서, 상기 아나로그 신호처리 셀의 2 차원 배열에서 기준신호 입력 단의 모든 셀에 동시에 큰 값의 동일한 기준신호를 인가하고, 이 값이 각 단에서 에러 값 만큼 감소하면서 전파되게 하고, 출력 단에서 얻어진 각 셀의 출력 값들을 이용하여 디코딩 단의 가지들에 저장된 입력신호 정보에 대한 디코딩을 수행하는 것을 특징으로 하는 아나로그 신호처리 셀의 2 차원 배열과 멀티플렉서에 의한 고 효율 비터비 디코더의 구조
3 3
제1항의 비터비 디코더의 구조를 이용한 비터비 디코딩 방법에 있어서, 각 데이터 비트에 해당하는 복수의 코드 심벌들을 수신하여 커패시터 부(150)의 커패시터 세트들 중 입력 신호저장위치 지시기 (120)가 가리키는 위치의 커패시터 세트에 이송하여 저장하는 과정;멀티플렉서에 의해 커패시터에 저장된 모든 신호들을 수신된 순서로 정렬하여 일시에 아나로그 신호처리 셀의 2 차원 배열의 각 단에 인가하는 과정;각 단에서 트렐리스 다이아그램의 각 가지에 해당하는 고유 코드 심벌과 각 단(stage) 커패시터에 저장된 코드 심벌들 간의 에러를 계산하며, 상기 기준신호 값이 상기 코드 심벌 에러 값만큼 감소되어 전파되게 하는 과정;디코딩 단 (stage)에 위치한 가지들 중에서 논리 값 1에 해당하는 모든 가지 혹은 논리 값 0에 해당하는 모든 가지들에 대하여 전기적 신호를 인가하여 전기적으로 절단함으로써 이 가지들을 통하여 신호의 흐름을 차단하는 과정; 상기 디코딩 단의 신호흐름 차단의 결과로서 그 영향이 출력 단의 출력에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정; 현재의 디코딩 단에 대한 디코딩이 완료되면, 입력 신호저장위치 지시기를 1 비트 이동하여 다음 입력신호 저장위치를 결정하는 과정을 포함하는 것을 특징으로 하는 비터비 디코딩 방법
4 4
제 3항에 있어서, 상기 디코딩 단의 신호흐름 차단의 결과로서 그 영향이 출력 단의 출력에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정은 디코딩 단에 신호 차단용 전기 신호를 인가하기 전과 후의 출력신호 변화를 비교하여 디코딩 하는 방법 또는 신호 차단용 전기 신호인가 전의 기준신호 전파과정은 생략하여 기 설정된 문턱치로 대신하고, 신호 차단용 전기 신호 인가 후 출력신호만 취하여 상기 문턱치와 값을 비교하여 디코딩하는 방법 중 어느 한 가지를 방법을 선택 사용하여 출력 단 신호변화를 검사하는 것을 특징으로 하는 비터비 디코딩 방법
5 5
제 4항에 있어서, 상기 출력 단 신호변화 검사를 위해서 사용하는 출력 값은 출력 단에 위치한 모든 셀의 출력 중 최대 값 혹은 출력 단의 모든 셀들의 평균값 중 어느 한 가지를 선택하여 사용하는 것을 특징으로 하는 비터비 디코딩 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.