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반도체 소자의 테스트 방법 및 이를 위한 노이즈 발생 방법

  • 기술번호 : KST2014040364
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 소자의 테스트 방법이 개시된다. 테스트되는 반도체 소자의 파워핀의 일부는 플로팅된다. 전력의 공급을 차단하거나, 제한함을 통해 반도체 소자 내부는 고주파 노이즈의 발생환경이 조성된다. 파워핀은 테스트 프로그램이 동작하는 상황에서 전기적으로 플로팅되고, 테스트 패턴 또는 테스트 벡터가 인가되는 경우, 반도체 소자 내부에서는 노이즈가 발생된다. 인위적인 노이즈 조성환경에 의해 실장환경에 적합한 테스트가 수행된다.
Int. CL H01L 21/66 (2014.01) G01R 31/26 (2014.01) G01R 31/3183 (2014.01)
CPC G01R 31/3183(2013.01) G01R 31/3183(2013.01) G01R 31/3183(2013.01)
출원번호/일자 1020100045553 (2010.05.14)
출원인 한양대학교 에리카산학협력단
등록번호/일자
공개번호/일자 10-2011-0125916 (2011.11.22) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.04.28)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한양대학교 에리카산학협력단 대한민국 경기도 안산시 상록구

발명자

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번호 이름 국적 주소
1 백상현 대한민국 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2010.05.14 수리 (Accepted) 1-1-2010-0311773-18
2 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status
2012.08.10 수리 (Accepted) 1-1-2012-0639777-62
3 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2015.04.28 수리 (Accepted) 1-1-2015-0412319-77
4 선행기술조사의뢰서
Request for Prior Art Search
2015.09.11 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search
2015.11.10 수리 (Accepted) 9-1-2015-0072250-93
6 의견제출통지서
Notification of reason for refusal
2017.04.28 발송처리완료 (Completion of Transmission) 9-5-2017-0306084-49
7 거절결정서
Decision to Refuse a Patent
2017.07.17 발송처리완료 (Completion of Transmission) 9-5-2017-0496065-37
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번호 청구항
1 1
반도체 소자의 적어도 하나의 파워핀에 전력의 공급을 차단하는 단계;상기 파워핀에 전력의 공급이 차단된 반도체 소자에 테스트 패턴을 인가하는 단계; 및상기 테스트 패턴이 인가된 반도체 소자의 정상동작 여부를 판단하는 단계를 포함하는 반도체 소자의 테스트 방법
2 2
제1항에 있어서, 상기 파워핀에 전력의 공급을 차단하는 단계는,상기 반도체 소자 내부에 스위치를 구비하고, 상기 스위치의 온/오프 제어를 통해 달성하는 것을 특징으로 하는 반도체 소자의 테스트 방법
3 3
제2항에 있어서, 상기 스위치의 온/오프 제어는 상기 반도체 소자에 컨트롤 신호를 이용하는 것을 특징으로 하는 반도체 소자의 테스트 방법
4 4
제1항에 있어서, 상기 파워핀에 전력의 공급을 차단하는 단계는,상기 파워핀과 접촉되는 테스트 장치의 컨택 수단을 물리적으로 제거하는 것을 특징으로 하는 반도체 소자의 테스트 방법
5 5
제1항에 있어서, 상기 파워핀에 전력의 공급을 차단하는 단계는,테스트 장치의 테스트 헤드에 구비된 전력공급수단을 제어하여 달성하는 것을 특징으로 하는 반도체 소자의 테스트 방법
6 6
제1항에 있어서, 상기 파워핀에 전력의 공급을 차단하는 단계는,상기 반도체 소자 자체에 노이즈 발생환경을 인위적으로 조성하는 것을 특징으로 하는 반도체 소자의 테스트 방법
7 7
반도체 소자의 적어도 하나의 파워핀에 공급가능한 전력의 상한을 설정하는 단계;상기 반도체 소자에 테스트 패턴을 인가하는 단계; 및상기 테스트 패턴이 인가된 반도체 소자의 정상동작 여부를 판단하는 단계를 포함하는 반도체 소자의 테스트 방법
8 8
제7항에 있어서, 상기 파워핀에 공급가능한 전력의 상한을 설정하는 단계는,테스트 장치를 이용한 프로그램 동작을 이용하는 것을 특징으로 하는 반도체 소자의 테스트 방법
9 9
제7항에 있어서, 상기 파워핀에 공급가능한 전력의 상한을 설정하는 단계는,상기 반도체 소자 자체에 노이즈 발생환경을 인위적으로 조성하는 것을 특징으로 하는 반도체 소자의 테스트 방법
10 10
반도체 소자에 형성된 다수의 파워핀들 중에서 적어도 하나의 파워핀에 공급되는 전력을 차단하는 차단단계; 및상기 차단단계의 결과에 기초하여 노이즈를 발생시키는 단계를 포함하는 반도체 소자의 테스트를 위한 노이즈 발생방법
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패밀리정보가 없습니다
국가 R&D 정보가 없습니다.