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1
전압 라인;
다수의 듀얼 모드 소자로서, 각 듀얼 모드 소자는 입력단과 출력단에 연결된 제1 논리 연산부와, 상기 입력단과 상기 출력단에 연결되되 상기 제1 논리 연산부와 동일한 논리 연산을 수행하며 상기 제1 논리 연산부보다 연산 속도가 빠른 제2 논리 연산부를 포함하는 다수의 듀얼 모드 소자; 및
상기 전압 라인과 상기 다수의 듀얼 모드 소자 사이에 각각 배치된 다수의 퓨즈를 포함하되,
상기 다수의 듀얼 모드 소자는 서로 인접하여 배치된 듀얼 모드 소자 별로 그룹핑된 제1 그룹과 제2 그룹을 포함하고,
상기 제1 그룹에 속한 각 듀얼 모드 소자와 상기 전압 라인 사이에 배치된 상기 각각의 퓨즈는 절단되어 상기 제1 그룹에 속한 각 듀얼 모드 소자는 노말 모드(normal mode)로 동작하고,
상기 제2 그룹에 속한 각 듀얼 모드 소자와 상기 전압 라인 사이에 배치된 상기 각각의 퓨즈는 연결되어 상기 제2 그룹에 속한 각 듀얼 모드 소자는 패스트 모드(fast mode)로 동작하는 반도체 회로
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제 1항에 있어서,
상기 제2 논리 연산부는 상기 노말 모드에서 디스에이블되고, 상기 패스트 모드에서 인에이블되는 반도체 회로
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3
제 2항에 있어서,
상기 제2 논리 연산부를 인에이블시키거나 디스에이블시키는 모드 스위치를 더 포함하고,
상기 제1 논리 연산부, 제2 논리 연산부 및 모드 스위치는 트랜지스터로 구성된 것을 포함하는 반도체 회로
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4
제 3항에 있어서,
상기 제2 논리 연산부를 구성하는 제2 트랜지스터의 문턱 전압은 상기 제1 논리 연산부를 구성하는 제1 트랜지스터의 문턱 전압보다 낮은 반도체 회로
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5
제 3항에 있어서,
상기 제2 논리 연산부를 구성하는 제2 트랜지스터의 폭은 상기 제1 논리 연산부를 구성하는 제1 트랜지스터의 폭보다 작은 반도체 회로
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6
제 3항에 있어서,
상기 제2 논리 연산부를 구성하는 제2 트랜지스터의 누설 전류는 상기 제1 논리 연산부를 구성하는 제1 트랜지스터의 누설 전류보다 큰 반도체 회로
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7
제 3항에 있어서,
상기 모드 스위치는 p-MOS 트랜지스터 또는 n-MOS 트랜지스터 중 적어도 어느 하나로 구성된 것을 포함하는 반도체 회로
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8
제 3항에 있어서,
상기 모드 스위치는 제1 및 제2 모드 스위치를 포함하고,
상기 제1 모드 스위치에 제공되는 모드 신호와 상기 제2 모드 스위치에 제공되는 모드 신호는 서로 독립적인 반도체 회로
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회로를 구성하는 논리 게이트 중 상기 회로의 타이밍 수율에 영향을 주는 일정수의 논리 게이트를 추출하고,
상기 추출된 논리 게이트를 듀얼 모드 소자로 대체하고,
상기 대체된 듀얼 모드 소자를, 서로 인접하여 배치된 듀얼 모드 소자 별로 다수의 그룹으로 나누고,
상기 다수의 그룹 중 특정 그룹에 속한 상기 대체된 듀얼 모드 소자가 타이밍 패일이 발생할 경우, 상기 특정 그룹에 속한 듀얼 모드 소자의 모드를 패스트 모드로 변환하는 것을 포함하는 반도체 회로의 타이밍 수율 향상 방법
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제 12항에 있어서,
상기 회로의 타이밍 수율에 영향을 주는 일정수의 논리 게이트를 추출하는 것은 상기 회로를 구성하는 논리 게이트 중 STC(Statistical Timing Criticality)가 높은 순으로 상기 일정수의 논리 게이트를 추출하는 것을 포함하는 반도체 회로의 타이밍 수율 향상 방법
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제 12항에 있어서,
상기 듀얼 모드 소자의 모드를 패스트 모드로 변환하는 것은 이퓨즈(e-fuse)를 사용하여 상기 듀얼 모드 소자의 모드를 상기 패스트 모드로 변환하는 것을 포함하는 반도체 회로의 타이밍 수율 향상 방법
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