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시간-디지털 변환기에 있어서,기준 위상차(△t)를 가지는 제1입력신호와 제2입력신호를 입력받아, 위상차가 증가된 제1출력신호 및 제2출력신호를 출력하는 위상차 증대부 및상기 제1출력신호 및 제2출력신호를 입력받아, 상기 제1출력신호 및 제2출력신호들의 위상차를 기준 지연시간(τ)과 비교하여 비교신호를 출력하는 비교부를 포함하며,상기 위상차 증대부는직렬 연결된 제1 내지 제N 위상차 증대기(단, N은 2이상의 자연수)를 구비하되,상기 제1 위상차 증대기는 상기 제1입력신호 및 제2입력신호를 입력받아 위상차가 증가된 제1-1출력신호 및 제2-1 출력신호를 출력하고,상기 제N 위상차 증대기는 제1-(N-1) 출력신호 및 제2-(N-1) 출력신호를 입력받아 위상차가 증가된 제1-N 출력신호 및 제2-N 출력신호를 출력하는 것을 특징으로 하는 시간-디지털 변환기
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제 3 항에 있어서, 상기 비교부는상기 제1출력신호 및 제2출력신호를 입력받아 상기 제1출력신호와 제2출력신호의 위상차를 기준지연시간(τ)과 비교한 후 비교신호를 출력하는 제1 내지 제N 비교기를 구비하는 것을 특징으로 하는 시간-디지털 변환기
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제 4 항에 있어서, 상기 제1 비교기는 상기 제1-1 출력신호 및 제2-1 출력신호를 입력받아 상기 제1-1 출력신호와 제2-1 출력신호의 위상차를 기준지연시간(τ)과 비교한 후 제1 비교신호를 출력하고,상기 제N 비교기는 상기 제1-N 출력신호 및 제2-N 출력신호를 입력받아 상기 제1-N 출력신호와 제2-N 출력신호의 위상차를 기준지연시간(τ)과 비교한 후 제N 비교신호를 출력하는 것을 특징으로 하는 시간-디지털 변환기
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제 5 항에 있어서,상기 제1 비교기는상기 제1-1 출력신호를 입력받아 상기 기준지연시간(τ)만큼 위상이 지연된 제1지연신호를 출력하는 제 1 지연소자;상기 제2-1 출력신호를 입력받아 상기 기준지연시간(τ)만큼 위상이 지연된 제2지연신호를 출력하는 제 2 지연소자;상기 제1 지연신호에 응답하여, 상기 제2-1 출력신호를 래치하여 출력하는 제 1 D플립플롭;상기 제2 지연신호에 응답하여, 상기 제1-1 출력신호를 래치하여 출력하는 제 2 D플립플롭 및제 1 D플립플롭의 출력과 제 2 D플립플롭의 출력을 부정 논리곱하여 비교신호를 출력하는 NAND 게이트를 포함하되,상기 제1 내지 제N 비교기는 동일한 구조인 것을 특징으로 하는 시간-디지털 변환기
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제 5 항에 있어서, 상기 제1 비교신호 내지 제N 비교신호는 각각 입력되는 신호의 위상차가 상기 기준지연시간(τ)보다 크면 "1"(logical high)의 값을 갖고 크지 않다면 "0"(logical low)의 값을 갖는 것을 특징으로 하는 시간-디지털 변환기
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제 7 항에 있어서,외부로부터 인가되는 "0"(logical low)과 상기 제1 비교신호 내지 제N 비교신호를 입력받아 배타적 논리합 연산을 수행하는 XOR게이트부를 더 구비하는 것을 특징으로 하는 시간-디지털 변환기
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제 8 항에 있어서, 상기 XOR게이트부는제1 내지 제N XOR게이트를 구비하며,상기 제1 XOR게이트는 상기 외부로부터 인가되는 "0"(logical low)과 상기 제1 비교신호를 입력받아 배타적 논리합 연산을 수행하고,상기 제N XOR게이트는 제(N-1) 비교신호와 상기 제N 비교신호를 입력받아 배타적 논리합 연산을 수행하는 것을 특징으로 하는 시간-디지털 변환기
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제 3 항에 있어서, 상기 제1 내지 제N 위상차 증대기는각각의 입력되는 신호의 위상차를 2배를 증대시키는 것을 특징으로 하는 시간-디지털 변환기
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