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OMP 기법에 따른 LDPC 디코딩 장치 및 이를 위한 변환된 패리티 검사 행렬 생성 장치

  • 기술번호 : KST2014043913
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 OMP(Overlapped Message Passing) 기법에 따른 LDPC 디코딩 장치 및 이를 위한 변환된 패리티 검사 행렬 생성 장치가 개시된다. 개시된 패리티 검사 행렬 생성 장치는 a1(2 이상의 정수임)개의 행을 단위로 행렬원소가 a2(2 이상의 정수임)개의 열 만큼 시프트되는 특성을 가지는 패리티 검사 행렬에 대해, 서로 겹치지 않는 상기 a1의 배수개의 연속되는 행을 각각 포함하는 b1(2 이상의 정수임)개의 행 그룹 및 서로 겹치지 않는 상기 a2의 배수개의 연속되는 열을 각각 포함하는 b2(2 이상의 정수임)개의 열 그룹을 정의하는 행/열 그룹 정의부; 및 상기 b1개의 행 그룹 중 적어도 일부의 행 그룹의 상기 패리티 검사 행렬 내에서의 위치를 재정렬하고, 상기 b2개의 열 그룹 중 적어도 일부의 열 그룹의 상기 패리티 검사 행렬 내에서의 위치를 재정렬하여 상기 패리티 검사 행렬의 변환된 패리티 검사 행렬을 생성하는 패리티 검사 행렬 변환부를 포함한다.
Int. CL H03M 13/11 (2006.01.01) H03M 13/00 (2017.01.01) H03M 13/39 (2006.01.01)
CPC H03M 13/1148(2013.01) H03M 13/1148(2013.01) H03M 13/1148(2013.01)
출원번호/일자 1020110087201 (2011.08.30)
출원인 한양대학교 산학협력단
등록번호/일자 10-1172228-0000 (2012.08.01)
공개번호/일자
공고번호/일자 (20120807) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호 1020120067137;
심사청구여부/일자 Y (2012.01.31)
심사청구항수 36

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 박주열 대한민국 서울특별시 송파구
2 정기석 대한민국 서울특별시 용산구

대리인

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번호 이름 국적 주소
1 최관락 대한민국 서울특별시 강남구 강남대로**길 ** (역삼동) 동림빌딩 *층(아이피즈국제특허법률사무소)
2 민영준 대한민국 서울특별시 강남구 남부순환로 ****, *층(도곡동, 차우빌딩)(맥스국제특허법률사무소)
3 송인호 대한민국 서울특별시 강남구 강남대로**길 ** (역삼동) 동림빌딩 *층(아이피즈국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한양대학교 산학협력단 서울특별시 성동구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2011.08.30 수리 (Accepted) 1-1-2011-0676276-77
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2012.01.31 수리 (Accepted) 1-1-2012-0080626-21
3 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)		 2012.04.13 수리 (Accepted) 1-1-2012-0296008-80
4 의견제출통지서
Notification of reason for refusal		 2012.06.18 발송처리완료 (Completion of Transmission) 9-5-2012-0352369-96
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.06.22 수리 (Accepted) 1-1-2012-0498919-30
6 [분할출원]특허출원서
[Divisional Application] Patent Application		 2012.06.22 수리 (Accepted) 1-1-2012-0497299-52
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.06.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0498920-87
8 등록결정서
Decision to grant		 2012.07.31 발송처리완료 (Completion of Transmission) 9-5-2012-0444532-12
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
패리티 검사 행렬을 구성하는 다수의 서브 블록 중 적어도 일부의 위치가 재정렬된 상기 패리티 검사 행렬의 변환된 패리티 검사 행렬을 생성하는 패리티 검사 행렬 변환부를 포함하되, 상기 패리티 검사 행렬은 a1(2 이상의 정수임)개의 행을 단위로 하여 행렬원소가 a2(2 이상의 정수임)개의 열 만큼 반복적으로 시프트되는 특성을 가지며, 상기 서브 블록의 행의 크기는 상기 a1의 정수배이고, 상기 서브 블록의 열의 크기는 상기 a2의 정수배인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
2 2
제1항에 있어서,상기 패리티 검사 행렬 변환부는 상기 패리티 검사 행렬 내의 1의 값이 상기 패리티 검사 행렬의 좌측 상단 및 우측 하단 중 적어도 하나의 영역으로 모이도록 상기 다수의 서브 블록 중 적어도 일부의 위치를 재정렬하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
3 3
제1항에 있어서,상기 패리티 검사 행렬 변환부는 아래의 수학식을 이용하여 상기 변환된 패리티 검사 행렬을 생성하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
4 4
제3항에 있어서, 상기 패리티 검사 행렬 변환부는 상기 변환된 패리티 검사 행렬의 생성을 통해 재정렬될 행의 순서에 따라 순차적으로 행 인덱스를 상기 m에 대입하여 상기 변환된 패리티 검사 행렬을 생성하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
5 5
제1항에 있어서, 상기 패리티 검사 행렬을 대상으로 하여 상기 a1의 정수배의 개수의 연속되는 행을 각각 포함하는 b1(2 이상의 정수임)개의 행 그룹 및 상기 a2의 정수배의 개수의 연속되는 열을 각각 포함하는 b2(2 이상의 정수임)개의 열 그룹을 정의하는 행/열 그룹 정의부를 더 포함하되, 상기 패리티 검사 행렬 변환부는 상기 b1개의 행 그룹 중 적어도 일부의 위치를 재정렬하거나 상기 b2개의 열 그룹 중 적어도 일부의 위치를 재정렬하여 상기 적어도 일부의 서브 블록의 위치를 재정렬하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
6 6
제5항에 있어서, 상기 패리티 검사 행렬은 행의 개수가 4608개이고, 열의 개수가 9216개이고, 상기 a1의 값이 18이고, 상기 a2의 값이 36인 CMMB(China Mobile Multimedia Broadcasting) 표준에 따른 1/2 코드 패리티 검사 행렬이거나 또는 행의 개수가 2304개이고, 열의 개수가 9216개이고, 상기 a1의 값이 9이고, 상기 a2의 값이 36인 CMMB 표준에 따른 3/4 코드 패리티 검사 행렬인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
7 7
제6항에 있어서,상기 패리티 검사 행렬은 1/2 코드 패리티 검사 행렬이고, 상기 b1의 값 및 상기 b2의 값은 4이며, 상기 b1개의 행 그룹 중에서, 첫번째 행 그룹은 두번째 행 그룹의 위치로, 상기 두번째 행 그룹은 세번째 행 그룹의 위치로, 상기 세번째 행 그룹은 상기 첫번째 행 그룹의 위치로 각각 이동되고, 상기 b2개의 열 그룹 중에서, 세번째 열 그룹은 네번째 열 그룹의 위치로, 상기 네번째 열 그룹은 상기 세번째 열 그룹의 위치로 각각 이동되는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
8 8
제7항에 있어서,상기 첫번째 행 그룹에 포함되는 행의 개수는 630개이고, 상기 두번째 행 그룹에 포함되는 행의 개수는 1890개이고, 상기 세번째 행 그룹에 포함되는 행의 개수 및 상기 네번째 행 그룹에 포함되는 행의 개수는 1044개이며, 상기 첫번째 열 그룹에 포함되는 열의 개수 및 상기 세번째 열 그룹에 포함되는 열의 개수는 2052개이고, 상기 두번째 열 그룹에 포함되는 열의 개수는 3024개이고, 상기 네번째 열 그룹에 포함되는 열의 개수는 2088개인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
9 9
제6항에 있어서,상기 패리티 검사 행렬은 3/4 코드 패리티 검사 행렬이고, 상기 b1의 값 및 상기 b2의 값은 4이며, 상기 b1개의 행 그룹 중에서, 첫번째 행 그룹은 세번째 행 그룹의 위치로, 두번째 행 그룹은 상기 첫번째 행 그룹의 위치로, 상기 세번째 행 그룹은 상기 두번째 행 그룹의 위치로 각각 이동되고, 상기 b2개의 열 그룹 중에서, 첫번째 열 그룹은 세번째 열 그룹의 위치로, 두번째 열 그룹은 상기 첫번째 열 그룹의 위치로, 상기 세번째 열 그룹은 네번째 열 그룹의 위치로, 상기 네번째 열 그룹은 상기 두번째 열 그룹의 위치로 각각 이동되는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
10 10
제9항에 있어서, 상기 첫번째 행 그룹에 포함되는 행의 개수, 상기 두번째 행 그룹에 포함되는 행의 개수 및 상기 네번째 행 그룹에 포함되는 행의 개수는 630개이고, 상기 세번째 행 그룹에 포함되는 행의 개수는 414개이며, 상기 첫번째 열 그룹에 포함되는 열의 개수는 1080개이고, 상기 두번째 열 그룹에 포함되는 열의 개수 및 상기 세번째 열 그룹에 포함되는 열의 개수는 각각 2520개이고, 상기 네번째 열 그룹에 포함되는 열의 개수는 3096개인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩을 위한 변환된 패리티 검사 행렬 생성 장치
11 11
반복적인 디코딩 과정 각각에서, 제1 순서에 따라 체크 노드 연산을 수행하고, 제2 순서에 따라 배리어블 노드 연산을 수행하되, 일부의 체크 노드 연산과 일부의 배리어블 노드 연산을 동시에 수행하는 연산 수행부를 포함하고, 상기 제1 순서는 패리티 검사 행렬을 구성하는 다수의 서브 블록 중 적어도 일부의 위치가 재정렬된 상기 패리티 검사 행렬의 변환된 패리티 검사 행렬의 행의 순서(재정렬된 행의 순서)와 대응되고, 상기 제2 순서는 상기 변환된 패리티 검사 행렬의 열의 순서(재정렬된 열의 순서)와 대응되되, 상기 패리티 검사 행렬은 a1(2 이상의 정수임)개의 행을 단위로 하여 행렬원소가 a2(2 이상의 정수임)개의 열 만큼 반복적으로 시프트되는 특성을 가지고, 상기 서브 블록의 행의 크기는 상기 a1의 정수배이고, 상기 서브 블록의 열의 크기는 상기 a2의 정수배인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
12 12
제11항에 있어서, 상기 패리티 검사 행렬 내의 1의 값과 대응되는 LLR(Log Likelihood Ratio) 값을 저장하는 저장부를 더 포함하되, 상기 연산 수행부는 상기 제1 순서에 따라 각 행에 포함된 1의 값과 대응되는 LLR 값에 대해 체크 노드 연산을 수행하여 상기 각 행에 포함된 1의 값과 대응되는 LLR 값을 갱신하고, 상기 제2 순서에 따라 각 열에 포함된 1의 값과 대응되는 LLR 값에 대해 배리어블 노드 연산을 수행하여 상기 각 열에 포함된 1의 값과 대응되는 LLR 값을 갱신하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
13 13
제12항에 있어서,상기 LLR 값의 상기 저장부에서의 주소값은 상기 패리티 검사 행렬 내의 1의 값의 열 인덱스를 포함하고, 상기 연산 수행부는 체크 노드 연산의 수행 시, 상기 각 행에 포함된 1의 값의 열 인덱스를 산출하고, 상기 산출된 열 인덱스를 이용하여 상기 각 행에 포함된 1의 값과 대응되는 LLR 값을 상기 저장부에서 검색하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
14 14
제13항에 있어서,상기 연산 수행부는 아래의 수학식을 이용하여 상기 각 행에 포함된 1의 값의 열 인덱스를 산출하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
15 15
제14항에 있어서, 상기 연산 수행부는 상기 제1 순서에 따라 순차적으로 행 인덱스를 상기 m에 대입하여 상기 각 행에 포함된 1의 값의 열 인덱스를 산출하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
16 16
제11항에 있어서, 상기 변환된 패리티 검사 행렬은 상기 패리티 검사 행렬 내의 1의 값이 상기 패리티 검사 행렬의 좌측 상단 및 우측 하단 중 적어도 하나의 영역으로 모이도록 다수의 서브 블록 중 적어도 일부의 위치가 재정렬된 것임을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
17 17
제11항에 있어서, 상기 제1 순서 및 상기 제2 순서를 결정하는 연산 순서 결정부를 더 포함하되, 상기 연산 순서 결정부는 상기 패리티 검사 행렬의 행 인덱스 및 열 인덱스를 대상으로 하여, 상기 a1의 정수배의 개수의 연속되는 행 인덱스를 각각 포함하는 b1(2 이상의 정수임)개의 행 인덱스 그룹 및 상기 a2의 정수배의 개수의 연속되는 열 인덱스를 각각 포함하는 b2(2 이상의 정수임)개의 열 인덱스 그룹을 정의하고, 상기 b1개의 행 인덱스 그룹 중 적어도 일부의 위치를 재정렬하거나 상기 b2개의 열 인덱스 그룹 중 적어도 일부의 위치를 재정렬하여 상기 재정렬된 행의 순서 및 상기 재정렬된 열의 순서를 결정하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
18 18
제17항에 있어서, 상기 패리티 검사 행렬은 행의 개수가 4608개이고, 열의 개수가 9216개이고, 상기 a1의 값이 18이고, 상기 a2의 값이 36인 CMMB 표준에 따른 1/2 코드 패리티 검사 행렬이거나 또는 행의 개수가 2304개이고, 열의 개수가 9216개이고, 상기 a1의 값이 9이고, 상기 a2의 값이 36인 CMMB 표준에 따른 3/4 코드 패리티 검사 행렬인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
19 19
제18항에 있어서,상기 패리티 검사 행렬은 1/2 코드 패리티 검사 행렬이고, 상기 b1의 값 및 상기 b2의 값은 4이며, 상기 b1개의 행 인덱스 그룹 중에서, 첫번째 행 인덱스 그룹은 두번째 행 인덱스 그룹의 위치로, 상기 두번째 행 인덱스 그룹은 세번째 행 인덱스 그룹의 위치로, 상기 세번째 행 인덱스 그룹은 상기 첫번째 행 인덱스 그룹의 위치로 각각 이동되고, 상기 b2개의 열 인덱스 그룹 중에서, 세번째 열 인덱스 그룹은 네번째 열 인덱스 그룹의 위치로, 상기 네번째 열 인덱스 그룹은 상기 세번째 열 인덱스 그룹의 위치로 각각 이동되는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
20 20
제19항에 있어서,상기 첫번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수는 630개이고, 상기 두번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수는 1890개이고, 상기 세번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수 및 상기 네번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수는 1044개이며, 상기 첫번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수 및 상기 세번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수는 2052개이고, 상기 두번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수는 3024개이고, 상기 네번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수는 2088개인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
21 21
제18항에 있어서,상기 패리티 검사 행렬은 3/4 코드 패리티 검사 행렬이고, 상기 b1의 값 및 상기 b2의 값은 4이며, 상기 b1개의 행 인덱스 그룹 중에서, 첫번째 행 인덱스 그룹은 세번째 행 인덱스 그룹의 위치로, 두번째 행 인덱스 그룹은 상기 첫번째 행 인덱스 그룹의 위치로, 상기 세번째 행 인덱스 그룹은 상기 두번째 행 인덱스 그룹의 위치로 각각 이동되고, 상기 b2개의 열 인덱스 그룹 중에서, 첫번째 열 인덱스 그룹은 세번째 열 인덱스 그룹의 위치로, 두번째 열 인덱스 그룹은 상기 첫번째 열 인덱스 그룹의 위치로, 상기 세번째 열 인덱스 그룹은 네번째 열 인덱스 그룹의 위치로, 상기 네번째 열 인덱스 그룹은 상기 두번째 열 인덱스 그룹의 위치로 각각 이동되는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
22 22
제21항에 있어서, 상기 첫번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수, 상기 두번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수 및 상기 네번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수는 630개이고, 상기 세번째 행 인덱스 그룹에 포함되는 행 인덱스의 개수는 414개이며, 상기 첫번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수는 1080개이고, 상기 두번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수 및 상기 세번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수는 각각 2520개이고, 상기 네번째 열 인덱스 그룹에 포함되는 열 인덱스의 개수는 3096개인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
23 23
제11항에 있어서, 상기 연산 수행부는 최소 합(Min-Sum) 알고리즘에 따라 체크 노드 연산 및 배리어블 노드 연산을 수행하되, 제1 가산기를 포함하고, 최소값 연산을 수행하여 체크 노드 연산을 수행하거나 합 연산을 수행하여 배리어블 노드 연산을 수행하는 제1 연산기; 및 제2 가산기를 포함하고, 합 연산을 수행하여 배리어블 노드 연산을 수행하는 제2 연산기를 포함하며, 상기 동시에 수행되는 일부의 배리어블 노드 연산을 제외한 나머지 배리어블 노드 연산의 수행 시, 상기 제1 연산기와 상기 제2 연산기를 모두 이용하여 합 연산을 수행하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
24 24
제23항에 있어서, 상기 제1 연산기는 제어신호에 기초하여 제1 입력값 및 상기 제1 입력값의 절대값 중에서 어느 하나를 선택하여 출력하는 제1 디멀티플렉서; 상기 제어신호에 기초하여 제2 입력값 및 상기 제2 입력값의 절대값 중에서 어느 하나를 선택하여 출력하는 제2 디멀티플렉서; 상기 제어신호에 기초하여 상기 제2 디멀티플렉서의 출력값에 대해 선택적으로 1의 보수 연산을 수행하는 1의 보수 연산기; 및 상기 제1 디멀티플렉서의 출력값과 상기 제2 디멀티플렉서의 출력값 중에서 어느 하나를 선택하여 출력하는 제3 디멀티플렉서를 더 포함하되, 상기 제1 가산기는 상기 제어신호를 캐리 입력값(Cin)으로 하여 상기 제1 디멀티플렉서의 출력값과 상기 1의 보수 연산기의 출력값에 대해 합 연산을 수행하여 합 출력값(sum) 및 캐리 출력값(Cout)을 출력하고, 상기 제3 디멀티플렉서는 상기 캐리 출력값에 기초하여 상기 제1 디멀티플렉서의 출력값과 상기 제2 디멀티플렉서의 출력값 중에서 어느 하나를 선택하여 출력하는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
25 25
제24항에 있어서, 상기 제어신호는 체크 노드 연산이 수행 시 하이 로직 값을 가지고, 상기 나머지 배리어블 노드 연산의 수행 시 로우 로직의 값을 가지되, 상기 제어신호가 하이 로직 값을 가지는 경우, 상기 제1 디멀티플렉서는 상기 제1 입력값의 절대값을 출력하고, 상기 제2 디멀티플렉서는 상기 제2 입력값의 절대값을 출력하며, 상기 1의 보수 연산기는 1의 보수 연산을 수행하고, 상기 제어신호가 로우 로직 값을 가지는 경우, 상기 제1 디멀티플렉서는 상기 제1 입력값을 출력하고, 상기 제2 디멀티플렉서는 상기 제2 입력값을 출력하며, 상기 1의 보수 연산기는 1의 보수 연산을 수행하지 않는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
26 26
패리티 검사 행렬을 구성하는 다수의 서브 블록 중 적어도 일부의 위치가 재정렬된 상기 패리티 검사 행렬의 변환된 패리티 검사 행렬을 이용하여 OMP 기법에 따른 LDPC 디코딩을 수행하는 디코딩부를 포함하되, 상기 패리티 검사 행렬은 a1(2 이상의 정수임)개의 행을 단위로 하여 행렬원소가 a2(2 이상의 정수임)개의 열 만큼 반복적으로 시프트되는 특성을 가지며, 상기 서브 블록의 행의 크기는 상기 a1의 정수배이고, 상기 서브 블록의 열의 크기는 상기 a2의 정수배인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
27 27
제26항에 있어서,상기 변환된 패리티 검사 행렬은 상기 패리티 검사 행렬 내의 1의 값이 상기 패리티 검사 행렬의 좌측 상단 및 우측 하단 중 적어도 하나의 영역으로 모이도록 다수의 서브 블록 중 적어도 일부의 위치가 재정렬된 것임을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
28 28
제26항에 있어서,상기 변환된 패리티 검사 행렬은 아래의 수학식을 이용하여 산출되는 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
29 29
제26항에 있어서, 상기 패리티 검사 행렬은 행의 개수가 4608개이고, 열의 개수가 9216개이고, 상기 a1의 값이 18이고, 상기 a2의 값이 36인 CMMB 표준에서 사용되는 1/2 코드 패리티 검사 행렬이거나 또는 행의 개수가 2304개이고, 열의 개수가 9216개이고, 상기 a1의 값이 9이고, 상기 a2의 값이 36인 CMMB 표준에서 사용되는 3/4 코드 패리티 검사 행렬인 것을 특징으로 하는 OMP 기법에 따른 LDPC 디코딩 장치
30 30
제1 패리티 검사 행렬을 이용하여 CMMB 데이터를 OMP 기법에 따른 LDPC 디코딩하는 디코딩부를 포함하되, 상기 제1 패리티 검사 행렬은 CMMB 표준에 따른 제2 패리티 검사 행렬을 구성하는 다수의 서브 블록의 위치가 재정렬된 행렬인 것을 특징으로 하는 CMMB 칩
31 31
제30항에 있어서, 상기 서브 블록은 18c1×36c2 또는 9c1×36c2의 크기(c1 및 c2는 1 이상의 정수임)를 가지는 것을 특징으로 하는 CMMB 칩
32 32
제30항에 있어서, 상기 제1 패리티 검사 행렬은 아래의 수학식을 이용하여 재정렬된 행렬인 것을 특징으로 하는 CMMB 칩
33 33
제32항에 있어서, 상기 m에는 상기 제2 패리티 검사 행렬의 행 인덱스가 상기 제1 패리티 검사 행렬에서의 행 인덱스 순서(재정렬된 행 인덱스 순서)에 따라 대입되는 것을 특징으로 하는 CMMB 칩
34 34
제30항에 있어서, 상기 디코딩부는 최소 합 알고리즘에 따라 반복적인 디코딩 과정 각각에서, 제1 순서에 따라 체크 노드 연산을 수행하고, 제2 순서에 따라 배리어블 노드 연산을 수행하며, 일부의 체크 노드 연산과 일부의 배리어블 노드 연산을 동시에 수행하되, 제1 가산기를 포함하고, 최소값 연산을 수행하여 체크 노드 연산을 수행하거나 합 연산을 수행하여 배리어블 노드 연산을 수행하는 제1 연산기; 및 제2 가산기를 포함하고, 합 연산을 수행하여 배리어블 노드 연산을 수행하는 제2 연산기를 포함하며, 상기 동시에 수행되는 일부의 배리어블 노드 연산을 제외한 나머지 배리어블 노드 연산의 수행 시, 상기 제1 연산기와 상기 제2 연산기를 모두 이용하여 합 연산을 수행하는 것을 특징으로 하는 CMMB 칩
35 35
제34항에 있어서, 상기 제1 연산기는 제어신호에 기초하여 제1 입력값 및 상기 제1 입력값의 절대값 중에서 어느 하나를 선택하여 출력하는 제1 디멀티플렉서; 상기 제어신호에 기초하여 제2 입력값 및 상기 제2 입력값의 절대값 중에서 어느 하나를 선택하여 출력하는 제2 디멀티플렉서; 상기 제어신호에 기초하여 상기 제2 디멀티플렉서의 출력값에 대해 선택적으로 1의 보수 연산을 수행하는 1의 보수 연산기; 및 상기 제1 디멀티플렉서의 출력값과 상기 제2 디멀티플렉서의 출력값 중에서 어느 하나를 선택하여 출력하는 제3 디멀티플렉서를 더 포함하되, 상기 제1 가산기는 상기 제어신호를 캐리 입력값(Cin)으로 하여 상기 제1 디멀티플렉서의 출력값과 상기 1의 보수 연산기의 출력값에 대해 합 연산을 수행하여 합 출력값(sum) 및 캐리 출력값(Cout)을 출력하고, 상기 제3 디멀티플렉서는 상기 캐리 출력값에 기초하여 상기 제1 디멀티플렉서의 출력값과 상기 제2 디멀티플렉서의 출력값 중에서 어느 하나를 선택하여 출력하는 것을 특징으로 하는 CMMB 칩
36 36
제35항에 있어서, 상기 제어신호는 체크 노드 연산이 수행 시 하이 로직 값을 가지고, 상기 나머지 배리어블 노드 연산의 수행 시 로우 로직의 값을 가지되, 상기 제어신호가 하이 로직 값을 가지는 경우, 상기 제1 디멀티플렉서는 상기 제1 입력값의 절대값을 출력하고, 상기 제2 디멀티플렉서는 상기 제2 입력값의 절대값을 출력하며, 상기 1의 보수 연산기는 1의 보수 연산을 수행하고, 상기 제어신호가 로우 로직 값을 가지는 경우, 상기 제1 디멀티플렉서는 상기 제1 입력값을 출력하고, 상기 제2 디멀티플렉서는 상기 제2 입력값을 출력하며, 상기 1의 보수 연산기는 1의 보수 연산을 수행하지 않는 것을 특징으로 하는 CMMB 칩
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