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1
제1 디 플립플롭과 제1 이미터 폴로워를 포함하는 주파수 분주기에 있어서,상기 제1 디 플립플롭은 상기 제1 이미터 폴로워에서 네가티브 피드백되어 입력된 상기 제1 이미터 폴로워의 제1 출력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 제1 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로와 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 제1 SR 래치를 포함하고-상기 제1 CML 듀얼 에지 트리거 샘플링 회로는 출력 전압의 변화에 관계없이 입력 신호에 상응하는 제2 출력 신호를 생성하는 제1 입출력부와 클럭의 각 에지에서 상기 제2 출력 신호에 대하여 샘플링 연산을 수행하는 제1 RTD(Resonant Tunneling Diode) 네트워크부를 포함함-,상기 제1 이미터 폴로워는 상기 NRZ 출력 신호를 입력받아서 상기 NRZ 출력 신호와 동일한 위상의 제1 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지하는 주파수 분주기
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2
제1항에 있어서, 상기 제1 입출력부는출력 신호의 변화에 관계없이 일정한 전류를 흘리는 제1 전류원부(current source unit), 상기 제1 전류원부에 직렬로 연결되고 입력 신호에 따라 상기 제1 전류원부에 의하여 흐르는 전류를 제어하는 제1 트랜지스터부 및 상기 제1 전류원부와 상기 제1 트랜지스터부 사이에서 상기 제2 출력 신호를 생성하는 제1 출력 노드를 포함하는 것을 특징으로 하는 주파수 분주기
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3
제2항에 있어서, 상기 CML 듀얼 에지 트리거 샘플링 회로는상기 제1 트랜지스터부와 직렬로 연결된 제1 DC 바이어스부를 더 포함하여 DC 전압을 낮추는 것을 특징으로 하는 주파수 분주기
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4
제3항에 있어서, 상기 제1 트랜지스터부는상기 입력 신호를 기초로 상기 제1 출력 노드의 전류를 상기 제1 RTD 네트워크에 전류를 보내거나 또는 상기 제1 출력 노드의 전류를 상기 제1 DC 바이어스부에 보내는 것을 특징으로 하는 주파수 분주기
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5
제3항에 있어서, 상기 제1 트랜지스터부는제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 DC 바이어스부와 직렬로 연결되어 CML을 형성하는 것을 특징으로 하는 주파수 분주기
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6
제1항에 있어서, 상기 제1 RTD 네트워크부는상기 제1 RTD 네트워크부는 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 제2 출력 신호에 대하여 샘플링 연산을 수행하는 것을 특징으로 하는 주파수 분주기
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7
제6항에 있어서, 상기 제1 RTD 네트워크부는상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하고, 상기 제1 및 제2 SMOBILE부들은 병렬로 연결되는 것을 특징으로 하는 주파수 분주기
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8
제1항에 있어서, 상기 제1 이미터 폴로워는상기 NRZ 출력 신호를 입력받는 제2 트랜지스터부, 상기 제2 트랜지스터부와 직렬로 연결된 제1 저항부 및 상기 제2 트랜지스터부와 상기 제1 저항부 사이에서 상기 제1 출력 신호를 생성하는 제2 출력 노드를 포함하는 것을 특징으로 하는 주파수 분주기
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9
제2 디 플립플롭과 제2 이미터 폴로워를 포함하는 주파수 분주기에 있어서,상기 제2 디 플립플롭은 상기 제2 이미터 폴로워에서 네가티브 피드백되어 입력된 상기 제2 이미터 폴로워의 제3 출력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 제2 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로와 상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 제2 SR 래치를 포함하고- 상기 제2 CML 듀얼 에지 트리거 샘플링 회로는 제1 전류원, 입력 신호에 따라 상기 제1 전류원으로부터 출력되는 전류의 개폐를 제어하여 출력 전압의 변화에 관계없이 상기 입력 신호에 상응하는 제4 출력 신호를 생성하는 제2 입출력부 및 클럭의 각 에지에서 상기 제4 출력 신호에 대하여 샘플링 연산을 수행하는 제2 RTD(Resonant Tunneling Diode) 네트워크부를 포함함-,상기 제2 이미터 폴로워는 상기 NRZ 출력 신호를 입력받아서 상기 NRZ 출력 신호와 동일한 위상의 제3 출력 신호를 생성하고 연결된 부하에 관계없이 일정한 전압 이득을 유지하는 주파수 분주기
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10
제9항에 있어서, 상기 제2 입출력부는입력 신호를 수신하여 상기 제1 전류원으로부터 출력되는 전류의 개폐를 제어하여 출력 신호의 변화에 관계없이 일정한 전류를 흘리는 제3 트랜지스터부, 상기 출력 신호를 생성하는 제3 출력 노드, 상기 입력 신호를 수신하여 상기 제3 출력 노드의 전류의 개폐를 제어하는 제4 트랜지스터부를 포함하고, 상기 제3 출력 노드는 상기 제3 트랜지스터부와 상기 제4 트랜지스터부 사이에 위치하는 것을 특징으로 하는 주파수 분주기
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11
제10항에 있어서, 상기 제3 트랜지스터부는제3 입력 신호를 입력받는 제3 트랜지스터 및 제4 입력 신호를 입력받는 제4 트랜지스터를 포함하고 상기 제3 트랜지스터와 상기 제4 트랜지스터 각각은 상기 제1 전류원과 직렬로 연결되는 것을 특징으로 하는 주파수 분주기
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12
삭제
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제11항에 있어서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는P 타입 트랜지스터에 상응하는 것을 특징으로 하는 주파수 분주기
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14
제10항에 있어서, 상기 제2 CML 듀얼 에지 트리거 샘플링 회로는상기 제4 트랜지스터부와 직렬로 연결된 제2 DC 바이어스부를 더 포함하여 DC 전압을 낮추는 것을 특징으로 하는 주파수 분주기
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15
제14항에 있어서, 상기 제4 트랜지스터부는제3 입력 신호를 입력받는 제5 트랜지스터 및 제4 입력 신호를 입력받는 제6 트랜지스터를 포함하고상기 제5 트랜지스터와 상기 제6 트랜지스터 각각은 상기 제2 DC 바이어스부와 직렬로 연결되어 CML을 형성하는 것을 특징으로 하는 주파수 분주기
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제15항에 있어서, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는N 타입 트랜지스터에 상응하는 것을 특징으로 하는 주파수 분주기
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제9항에 있어서, 상기 제2 RTD 네트워크부는제3 클록 신호와 제4 클록 신호(상기 제4 클록 신호는 상기 제3 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제3 및 제4 클록 신호들 각각의 제1 에지에서 상기 제4 출력 신호에 대하여 샘플링 연산을 수행하는 것을 특징으로 하는 주파수 분주기
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18
제17항에 있어서, 상기 제2 RTD 네트워크부는상기 제3 클록 신호를 입력받는 제5 RTD, 상기 제4 클록 신호를 입력받는 제6 RTD 및 상기 제5 RTD와 제6 RTD 사이에 있는 제3 RTD 노드를 포함하는 제3 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및상기 제3 클록 신호를 입력받는 제7 RTD와 상기 제4 클록 신호를 입력받는 제8 RTD 및 상기 제7 RTD와 제8 RTD 사이에 있는 제4 RTD 노드를 포함하는 제4 SMOBILE부를 포함하고, 상기 제3 및 제4 SMOBILE부들은 병렬로 연결되는 것을 특징으로 하는 주파수 분주기
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제9항에 있어서, 상기 제2 이미터 폴로워는상기 NRZ 출력 신호를 입력받는 제5 트랜지스터부, 상기 제5 트랜지스터부와 직렬로 연결된 제2 저항부 및 상기 제5 트랜지스터부와 상기 제2 저항부 사이에서 상기 제3 출력 신호를 생성하는 제4 출력 노드를 포함하는 것을 특징으로 하는 주파수 분주기
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제9항에 있어서, 상기 제2 입출력부는입력 신호를 수신하여 상기 제1 전류원으로부터 출력되는 전류의 개폐를 제어하는 제6 트랜지스터부, 출력 신호를 생성하는 제5 출력 노드 및 상기 출력 신호의 변화에 관계없이 상기 제5 출력 노드의 전류를 일정하게 흘리는 제2 전류원부를 포함하고, 상기 제5 출력 노드는 상기 제6 트랜지스터부와 상기 제2 전류원부 사이에 위치하는 것을 특징으로 하는 주파수 분주기
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제20항에 있어서, 상기 제6 트랜지스터부는제5 입력 신호를 입력받는 제7 트랜지스터 및 제6 입력 신호를 입력받는 제8 트랜지스터를 포함하고 상기 제7 트랜지스터와 상기 제8 트랜지스터 각각은 상기 제2 전류원부와 직렬로 연결되는 것을 특징으로 하는 주파수 분주기
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제21항에 있어서, 상기 제7 트랜지스터 및 상기 제8 트랜지스터는P 타입 트랜지스터에 상응하는 것을 특징으로 하는 주파수 분주기
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