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커패시터가 없는 디램 셀 트랜지스터에 있어서,충돌 이온화(Impact Ionization)에 의해 생성되는 홀이 빠져나가는 것을 물리적으로 방해하기 위하여 형성된 이산화실리콘(SiO2) 장벽;이산화실리콘 장벽의 상단에 형성되는 한 쌍의 실리콘(Si) 소스/드레인 층;상기 이산화실리콘(SiO2) 장벽에 둘러싸이며, 상기 한 쌍의 실리콘 소스/드레인 층 사이에 인접하여 형성되는, 결정구조의 실리콘(Si) 채널 층; 및상기 실리콘 채널 층 하단에 이종 접합되며 충돌 이온화에 의해 생성되는 홀을 저장하는 실리콘저마늄(SiGe)층을 포함하되,상기 실리콘저마늄층의 하단에, 실리콘층과 상기 실리콘층보다 얇은 MID 실리콘저마늄층이 교대로 이종 접합하여 형성된 적어도 하나 이상의 실리콘/실리콘저마늄층; 및상기 실리콘/실리콘저마늄층의 하단에 상기 MID 실리콘저마늄층보다 얇게 형성된 BOT 실리콘층을 더 포함하는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터
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제1항에 있어서,상기 BOT 실리콘층의 하단에 게이트 산화막을 두고 형성되며, 다결정 실리콘(Poly Si)으로 구성된 하부 게이트; 및상기 실리콘 채널 층의 상단에 게이트 산화막을 두고 형성되며, 다결정 실리콘(Poly Si)으로 구성된 상부 게이트를 더 포함하는 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터
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제3항에 있어서,상기 하부 게이트의 워드 라인(BWL)과 상기 상부 게이트의 워드 라인(WL)은 서로 다른 금속 층으로 구성된 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터
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제1항에 있어서, 상기 실리콘저마늄층은,상기 이산화실리콘 장벽으로 인해 상기 실리콘 소스/드레인 층으로부터 소정의 거리만큼 이격된 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터
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제5항에 있어서, 상기 실리콘저마늄층은,좌우 측면이 절연체로 둘러싸인 것을 특징으로 하는 커패시터가 없는 SBE 디램 셀 트랜지스터
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