| 1 |
1
시스템 온 칩 테스트 장치에 있어서, 전력 소모 측정 모델인 이중천이행렬(Weighted Transition Metric: WTM)이 최소가 되도록 테스트 패턴의 Don't-care를 소정 논리비트로 할당하여 저전력 테스트 패턴을 생성하고, 상기 저전력 테스트 패턴을 BXOR(Bit-wise XOR)변환하고, 상기 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 테스트 패턴 발생부; 상기 압축 테스트 패턴을 압축해제한 후 역 BXOR 변환과정을 통해 상기 저전력 테스트 패턴으로 변환하는 시스템 온 칩을 포함하되,상기 테스트 패턴 발생부는, Don't-care 할당부에 제공하기 위해 저전력 테스트 패턴을 생성시키는 패턴 생성부와, 상기 패턴 생성부에서 제공된 저전력 테스트 패턴을 전력 소모 측정 모델인 이중천이행렬(WTM)이 최소가 되도록 패턴의 Don't-care를 '0' 또는 '1'로 할당하는 Don't-care 할당부와, 상기 Don't-care 할당부에 의해 최소 WTM이 되도록 Don't-care 할당된 저전력 테스트 패턴의 인접 비트들을 BXOR을 통해 '0'으로 변환하는 BXOR 변환부와, 상기 BXOR 변환부를 통해 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 압축부로 구성하고, 상기 시스템 온 칩은, 상기 테스트 패턴 발생부의 압축부에 의해 발생하는 압축 테스트 패턴을 압축해제 하는 디코더와, 상기 디코더를 통해 출력된 압축해제 테스트 패턴과 압축해제 테스트 패턴이 입력된 시점에서 플립플롭의 출력인 압축해제 테스트 패턴을 XOR 논리 연산하는 XOR 게이트와, 상기 XOR 게이트를 통한 연산 결과를 원래의 테스트 패턴으로 변환하여 CUT(Circuit Under Test)에 인가시키는 플립플롭으로 구성하는 시스템 온 칩 테스트 장치
|
