| 1 |
1
저전력화가 가능한 디지털 주파수 합성기로서, 입력되는 FCW(주파수 제어 단어)를 병렬로 적재하는 FCW 로드부;복수의 플립플롭 및 가산기를 포함하는 블록들이 파이프라인 구조를 가지며 상기 입력되는 FCW를 인접 블록으로 전파하고 가산하는 전류 모드 로직 기반 위상 누적부;상기 입력되는 FCW의 변화가 있는지 여부를 통해 동작 모드 또는 절전 모드로의 전환을 결정하는 제어부; 및상기 위상 누적부에 포함된 블록들의 일부에 연결되며, 상기 절전 모드 전환 시 상기 블록들의 일부를 디스에이블시키는 바이어스 전압 생성부를 포함하는 디지털 주파수 합성기
|
| 2 |
2
제1항에 있어서, 상기 제어부는 상기 입력되는 FCW가 미리 설정된 클럭 이상 아이들(idle) 상태로 있는 경우, 상기 바이어스 전압 생성부로 디스에이블 제어 신호를 출력하는 디지털 주파수 합성기
|
| 3 |
3
제1항에 있어서, 상기 위상 누적부는,단위 가산부, 상기 단위 가산부의 전단에 배치되는 이중 기능 플립플롭을 포함하는 디지털 주파수 합성기
|
| 4 |
4
제3항에 있어서, 상기 이중 기능 플립플롭은, 래치 및 홀드 기능을 가지며 상기 단위 가산부의 전단에 배치되는 래치-홀드 플립플롭; 및래치 및 버퍼 기능을 가지며 상기 로드 플립플롭과 상기 래치-홀드 플립플롭 사이에 배치되는 래치-버퍼 플립플롭을 포함하는 디지털 주파수 합성기
|
| 5 |
5
제4항에 있어서, 상기 래치-홀드 플립플롭 및 상기 래치-버퍼 플립플롭은 마스터 슬레이브 구조를 가지며, 상기 래치-홀드 플립플롭의 마스터는 래치 기능 구조, 슬레이브는 래치 및 홀드 기능 구조를 가지며, 상기 래치-버퍼 플립플롭의 마스터 및 슬레이브는 래치 및 버퍼 기능을 위한 동일한 구조를 갖는 디지털 주파수 합성기
|
| 6 |
6
제5항에 있어서, 상기 바이어스 전압 생성부는 상기 래치-버퍼 플립플롭의 마스터 및 슬레이브와 상기 래치-홀드 플립플롭의 마스터에 연결되는 디지털 주파수 합성기
|
| 7 |
7
제5항에 있어서, 상기 동작 모드에서 상기 절전 모드로 전환되는 경우, 상기 래치-홀드 플립플롭은 홀드 시그널을 이용하여 입력되는 데이터 및 클럭에 무관하게 출력 데이터를 고정하는 디지털 주파수 합성기
|
| 8 |
8
제5항에 있어서,상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 래치-버퍼 플립플롭은 버퍼 시그널을 이용하여 클럭에 무관하게 입력되는 데이터를 바로 출력하는 디지털 주파수 합성기
|
| 9 |
9
제8항에 있어서,상기 래치-버퍼 플립플롭은 차동 회로 구조를 가지며, 상기 바이어스 전압 생성부에 의한 바이어스 전류가 복원되기 이전 시점에 상기 로드 플립플롭으로부터 입력되는 데이터를 저장하고 상기 데이터를 인접 래치-버퍼 플립플롭으로 전파하는 디지털 주파수 합성기
|
| 10 |
10
제5항에 있어서, 상기 위상 누적부에 포함된 블록들에 클럭을 공급하는 클럭 드라이버를 더 포함하되, 상기 클럭 드라이버는, 상기 로드 플립플롭, 상기 단위 가산부 및 상기 래치-홀드 플립플롭의 슬레이브에 연결되어 계속적으로 클럭을 공급하는 제1 클럭 공급부; 및상기 래치-버퍼 플립플롭 및 상기 래치-홀드 플립플롭의 마스터에 연결되어 절전 모드 시 오프되는 제2 클럭 공급부를 포함하는 디지털 주파수 합성기
|
| 11 |
11
제10항에 있어서, 상기 제2 클럭 공급부는 상기 바이어스 전압 생성부에 연결되어 절전 모드 시 오프되는 디지털 주파수 합성기
|
| 12 |
12
제1항에 있어서, 상기 바이어스 전압 생성부는 비중복(non-overlapping) 제1 스위치 및 제2 스위치와 전하 공유 캐패시터를 포함하되,상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 제1 스위치가 온 되고 상기 제2 스위치가 오프되며, 상기 전하 공유 커패시터는 상기 제1 스위치와 병렬로 연결되는 디지털 주파수 합성기
|
| 13 |
13
제1항에 있어서, 상기 제어부는 상기 절전 모드에서 상기 동작 모드로 전환되는 경우, 상기 바이어스 전압 생성부의 바이어스 전류를 모니터링 하는 바이어스 전류 모니터링부를 더 포함하되, 상기 바이어스 전류 모니터링부는 복원 바이어스 전류가 초기 바이어스 전류의 미리 설정된 비율에 도달하는 경우, 상기 위상 누적부에서 FCW 업데이트가 시작되도록 하는 디지털 주파수 합성기
|
| 14 |
14
저전력화가 가능한 디지털 주파수 합성기로서, 입력되는 FCW(주파수 제어 단어)를 병렬로 적재하는 FCW 로드부;복수의 플립플롭 및 가산기를 포함하는 블록들이 파이프라인 구조를 가지며 상기 입력되는 FCW를 인접 블록으로 전파하고 가산하는 전류 모드 로직 기반 위상 누적부;상기 입력되는 FCW의 변화가 있는지 여부를 통해 동작 모드 또는 절전 모드로의 전환을 결정하는 제어부; 및상기 위상 누적부에 포함된 블록들의 일부에 연결되며, 상기 절전 모드 전환 시 상기 블록들의 일부를 위한 클럭 공급을 중단하는 클럭 드라이버를 포함하는 디지털 주파수 합성기
|
| 15 |
15
복수의 플립플롭 및 가산기를 포함하는 블록들을 가지며, 입력되는 FCW(주파수 제어 단어)를 인접 블록으로 전파 및 가산하는 디지털 주파수 합성기의 저전력화 제어 방법으로서, 상기 입력되는 FCW의 변화가 있는지 여부를 판단하는 단계;상기 입력되는 FCW가 미리 설정된 클럭 이상 아이들(idle) 상태로 있는 경우, 상기 블록들의 일부가 디스에이블 상태가 되도록 제어하는 단계; FCW의 변화가 감지되는 경우, 복원 바이어스 전류가 추기 바이어스 전류의 미리 설정된 비율에 도달하는지 여부를 판단하는 단계; 및상기 복원 바이어스 전류가 초기 바이어스 전류의 미리 설정된 비율에 도달하는 경우, 위상 누적부에서 FCW 업데이트가 시작되도록 제어하는 단계를 포함하되, 상기 디스에이블 상태가 되는 블록 중 일부는 상기 복원 바이어스 전류가 상기 미리 설정된 비율에 도달하기 전에 디스에이블 상태가 되기 전의 데이터 값을 저장하는 저전력화 제어 방법
|
