| 1 |
1
전력분석공격에 안전한 논리 연산 장치에 있어서,한 클록 연산 동안 공급된 전하의 적어도 일부를 회수하여 사용하는 단열 논리(Adiabatic Logic) 연산부;상기 단열 논리 연산부에 연결되어 상기 단열 논리 연산부의 전류 경로를 조정하여 전원 전류의 패턴을 입력 데이터와 관계없이 일정한 형태로 만들어주는 제1 소자 블록; 및상기 클록 연산 이후 상기 단열 논리 연산부의 각 노드의 잔여 전하를 재조정하여 전하 분포를 균일하게 하는 제2 소자 블록을 포함하는 논리 연산 장치
|
| 2 |
2
제1항에 있어서,상기 제1 소자 블록은, 항상 꺼져 있는 더미(dummy) 트랜지스터를 포함하는 논리 연산 장치
|
| 3 |
3
제1항에 있어서,상기 제2 소자 블록은, 적어도 하나의 전하 분배 소자(charge sharing element)를 포함하는 논리 연산 장치
|
| 4 |
4
제1항에 있어서,상기 제2 소자 블록은, 적어도 하나의 전하 방전 소자(discharge element)를 포함하는 논리 연산 장치
|
| 5 |
5
제1항에 있어서,상기 제2 소자 블록은, 적어도 하나의 전하 복구 소자(charge recovery element)를 포함하는 논리 연산 장치
|
| 6 |
6
제1항에 있어서,상기 단열 논리 연산부는 유효 전하 복구 로직(Efficient Charge Recovery Logic, ECRL) 타입인, 논리 연산 장치
|
| 7 |
7
제1항에 있어서,상기 단열 논리 연산부는 2N-2N2P 타입인, 논리 연산 장치
|
| 8 |
8
제1항에 있어서,상기 단열 논리 연산부는 포지티브 피드백 단열 로직(Positive Feed-back Adiabatic Logic, PFAL) 타입인, 논리 연산 장치
|
| 9 |
9
제1항에 있어서,상기 단열 논리 연산부는 NAND, NOR, XOR, XNOR 중 어느 하나의 논리 연산을 수행하는, 논리 연산 장치
|
| 10 |
10
전력분석공격에 안전한 논리 연산 장치에 있어서,한 클록 연산 동안 공급된 전하의 적어도 일부를 회수하여 사용하는 단열 논리 연산부-상기 단열 논리 연산부는 전류 소모를 동일하게 조정하기 위한 전류 경로를 만들어주는 회로로 구성됨-; 및상기 클록 연산 이후 상기 단열 논리 연산부의 각 노드의 잔여 전하를 재조정하여 전하 분포를 균일하게 하는 제2 소자 블록을 포함하는 논리 연산 장치
|
| 11 |
11
제10항에 있어서,상기 제2 소자 블록은, 적어도 하나의 전하 분배 소자(charge sharing element)를 포함하는 논리 연산 장치
|
| 12 |
12
제10항에 있어서,상기 제2 소자 블록은, 적어도 하나의 전하 방전 소자(discharge element)를 포함하는 논리 연산 장치
|
| 13 |
13
제10항에 있어서,상기 제2 소자 블록은, 적어도 하나의 전하 복구 소자(charge recovery element)를 포함하는 논리 연산 장치
|
| 14 |
14
제10항에 있어서,상기 단열 논리 연산부는 2N-2N2P 타입인, 논리 연산 장치
|
| 15 |
15
전력분석공격에 안전한 논리 연산 장치에 있어서,쌍대성(duality)을 갖는 2 개의 NMOS 풀-다운 네트워크(NMOS pull-down network)를 이용하여 제1 입력 값과 제2 입력 값의 NAND 연산을 수행하는 유효 전하 복구 로직(ECRL) 타입의 단열 논리 연산부;상기 단열 논리 연산부의 제1 출력 노드 및 제2 출력 노드에 연결되어 상기 2 개의 NMOS 풀-다운 네트워크 간의 전류 경로를 조정하여 전류 소모를 일정한 형태로 만들어주는 제1 소자 블록; 및상기 NAND 연산 수행 후, 상기 논리 연산 장치 내의 각 노드들의 전하를 재분배하는 제2 소자 블록을 포함하는 논리 연산 장치
|
| 16 |
16
제15항에 있어서,상기 제1 소자 블록은, 항상 꺼져 있는 더미 트랜지스터를 포함하는, 논리 연산 장치
|
| 17 |
17
제15항에 있어서,상기 제2 소자 블록은, 전하 분배(Charge sharing), 전자 방전(Discharging), 및 전하 복구(Charge recovery) 중 적어도 하나의 방법에 의해 상기 논리 연산 장치 내의 각 노드들의 전하를 균일하게 재분배하는, 논리 연산 장치
|
