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엔모스를 삽입한 수평형 절연게이트 바이폴라트랜지스터 소자

  • 기술번호 : KST2014058698
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수평 게이트 IGBT 소자에 관한 것으로서, P+ 콜렉터 영역에 접하는 콜렉터 전극, P+ 에미터 영역과 N+ 에미터 영역에 접하는 제 1 에미터 전극, 및 N 드리프트 층에 접하는 수평 게이트 전극을 포함하고, 상기 수평 게이트 전극은 2개의 수평 게이트 서브 전극들로 나뉘고, 상기 수평 게이트 서브 전극들에 nMOS가 연결되어 있으며, 상기 콜렉터 전극에 접하는 P+ 콜렉터 영역은 적어도 하나 이상의 산화막으로 분리되는 것을 특징으로 하며 순방향 특성, 턴-오프 특성, 및 래치업 특성이 좋다.
Int. CL H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/66325(2013.01) H01L 29/66325(2013.01) H01L 29/66325(2013.01) H01L 29/66325(2013.01)
출원번호/일자 1020110131223 (2011.12.08)
출원인 서강대학교산학협력단
등록번호/일자 10-1352766-0000 (2014.01.09)
공개번호/일자 10-2013-0064555 (2013.06.18) 문서열기
공고번호/일자 (20140115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2011.12.08)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 서강대학교산학협력단 대한민국 서울특별시 마포구

발명자

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번호 이름 국적 주소
1 김광수 대한민국 대전광역시 유성구
2 구용서 대한민국 서울특별시 강남구

대리인

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번호 이름 국적 주소
1 특허법인충현 대한민국 서울특별시 서초구 동산로 **, *층(양재동, 베델회관)

최종권리자

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번호 이름 국적 주소
1 서강대학교산학협력단 서울특별시 마포구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2011.12.08 수리 (Accepted) 1-1-2011-0976803-98
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.09.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.10.24 수리 (Accepted) 9-1-2012-0080614-37
4 의견제출통지서
Notification of reason for refusal		 2013.02.19 발송처리완료 (Completion of Transmission) 9-5-2013-0112156-40
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.04.18 수리 (Accepted) 1-1-2013-0338721-24
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.05.16 수리 (Accepted) 1-1-2013-0431703-17
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.06.17 수리 (Accepted) 1-1-2013-0533609-93
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.07.18 수리 (Accepted) 1-1-2013-0646513-25
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.08.19 수리 (Accepted) 1-1-2013-0748302-68
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.08.19 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0748304-59
11 등록결정서
Decision to grant		 2013.12.10 발송처리완료 (Completion of Transmission) 9-5-2013-0857764-18
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.01.11 수리 (Accepted) 4-1-2017-5005781-67
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.22 수리 (Accepted) 4-1-2019-5014626-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
P+ 콜렉터 영역에 접하는 콜렉터 전극;P+ 에미터 영역과 N+ 에미터 영역에 접하는 제 1 에미터 전극;N 드리프트 층에 접하는 수평 게이트 전극; 및상기 수평 게이트 서브 전극 사이에 위치하고, nMOS에 연결되는 제 2 에미터 전극을 포함하고,상기 수평 게이트 전극은 2개의 수평 게이트 서브 전극들로 나뉘고, 상기 수평 게이트 서브 전극들에 상기 nMOS가 연결되어 있으며,상기 콜렉터 전극에 접하는 P+ 콜렉터 영역은 적어도 하나 이상의 산화막으로 분리되고,상기 nMOS는 N-Well, P+ 영역, 및 2 개의 N++ 영역으로 형성되고, 상기 N-Well을 드레인으로, 상기 N++ 영역을 소스로, 상기 수평 게이트 전극을 상기 P+ 영역상에 게이트로 하며,상기 소스인 2 개의 N++ 영역은 상기 제 2 에미터 전극에 연결되고, 상기 P+ 영역 상에 형성되는 게이트는 상기 수평 게이트 전극에 연결되는 것을 특징으로 하는 수평 게이트 IGBT 소자
2 2
삭제
3 3
제 1 항에 있어서,상기 N 드리프트 층에 접하고, 상기 P+ 콜렉터 영역과 산화막으로 분리되는 N+ 영역을 더 포함하는 것을 특징으로 하는 수평 게이트 IGBT 소자
4 4
제 1 항에 있어서,상기 nMOS는 상기 P+ 에미터 영역 및 상기 N+ 에미터 영역과 소정의 거리를 두고 이격하여 위치하고, 산화막 및 상기 N-well로 상기 N 드리프트 층과 분리되어 있는 것을 특징으로 하는 수평 게이트 IGBT 소자
5 5
제 4 항에 있어서,상기 nMOS와 상기 N 드리프트 층을 분리시키는 산화막은 LOCOS(Local Oxidation of Silicon) 인 것을 특징으로 하는 수평 게이트 IGBT 소자
6 6
제 1 항에 있어서,상기 제 1 에미터 전극과 접하는 P+ 에미터 영역 및 N+ 에미터 영역은 상기 N 드리프트 층과 P 베이스 영역으로 분리되어 있는 것을 특징으로 하는 수평 게이트 IGBT 소자
7 7
삭제
8 8
제 1 항에 있어서,상기 수평 게이트 전극은 폴리게이트인 것을 특징으로 하는 수평 게이트 IGBT 소자
9 9
P+ 콜렉터 영역에 접하는 콜렉터 전극;P+ 에미터 영역과 N+ 에미터 영역에 접하는 제 1 에미터 전극;N 드리프트 층에 접하는 수평 게이트 전극; 및상기 수평 게이트 서브 전극 사이에 위치하고, nMOS에 연결되는 제 2 에미터 전극을 포함하고,상기 수평 게이트 전극은 2개의 수평 게이트 서브 전극들로 나뉘고, 상기 수평 게이트 서브 전극들에 상기 nMOS가 연결되어 있으며,상기 콜렉터 전극에 접하는 P+ 콜렉터 영역은 적어도 하나 이상의 산화막으로 분리되고,상기 nMOS는 N-Well, P+ 영역, 및 2 개의 N++ 영역으로 형성되고, 상기 N-Well을 드레인으로, 상기 N++ 영역을 소스로, 상기 수평 게이트 전극을 상기 P+ 영역상에 게이트로 하며,상기 소스인 2 개의 N++ 영역은 상기 제 2 에미터 전극에 연결되고, 상기 P+ 영역 상에 형성되는 게이트는 상기 수평 게이트 전극에 연결되는 것을 특징으로 하는 수평 게이트 IGBT 소자를 포함하는 인버터
10 10
제 9 항에 있어서,상기 N 드리프트 층에 접하고, 상기 P+ 콜렉터 영역고 산화막으로 분리되는 N+ 영역을 더 포함하는 것을 특징으로 하는 수평 게이트 IGBT 소자를 포함하는 인버터
11 11
삭제
12 12
제 9 항에 있어서,상기 nMOS는 상기 P+ 에미터 영역 및 상기 N+ 에미터 영역과 소정의 거리를 두고 이격하여 위치하고, 산화막 및 상기 N-well로 상기 N 드리프트 층과 분리되어 있는 것을 특징으로 하는 수평 게이트 IGBT 소자를 포함하는 인버터
13 13
콜렉터 전극, 에미터 전극, 수평 게이트 전극을 포함하는 수평 게이트 IGBT 소자를 제조하는 방법에 있어서,상기 수평 게이트 전극은 2 개의 수평 게이트 서브 전극들로 나누고, 상기 수평 게이트 서브 전극들에 연결되는 nMOS를 삽입하는 단계;상기 수평 게이트 서브 전극 사이에 상기 nMOS에 연결되는 제 2 에미터 전극을 형성하는 단계;상기 콜렉터 전극에 연결되는 P+ 콜렉터 영역을 적어도 하나 이상의 산화막으로 분리되도록 형성하는 단계; 및N 드리프트 층과 접하고 상기 P+ 콜렉터 영역과 산화막으로 분리되는 N+ 영역을 형성하는 단계를 포함하고,상기 nMOS는 N-Well, P+ 영역, 및 2 개의 N++ 영역으로 형성되고, 상기 N-Well을 드레인으로, 상기 N++ 영역을 소스로, 상기 수평 게이트 전극을 상기 P+ 영역상에 게이트로 하며,상기 소스인 2 개의 N++ 영역은 상기 제 2 에미터 전극에 연결되고, 상기 P+ 영역 상에 형성되는 게이트는 상기 수평 게이트 전극에 연결되고,상기 nMOS는 P+ 에미터 영역 및 N+ 에미터 영역과 소정의 거리를 두고 이격하여 위치하고, 산화막 및 상기 N-well로 상기 N 드리프트 층과 분리되어 있는 것을 특징으로 하는 수평 게이트 IGBT 소자 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 서강대학교 산학협력단 ITRC 사업 차세대 융복합 시스템용 아날로그 IP핵심설계기술 개발(2차년도)