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터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법
- 기술번호 : KST2014059493
- 담당센터 : 서울서부기술혁신센터
- 전화번호 : 02-6124-6930
| 요약 | 본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 상세하게는 터널링 전계효과 트랜지스터의 기본 구조를 이용하여 소스/드레인을 서로 반대 극성을 갖도록 비대칭 구조로 형성하고, 게이트 절연막의 일부를 전하 저장가능한 고유전율막으로 형성함으로써, 종래 MOSFET 구조의 비휘발성 메모리 소자가 가지고 있던 문제점을 해결하며, 게이트의 shadow 현상을 이용하여 서로 반대 극성을 갖는 불순물로 2번의 경사 이온주입으로 복수 개의 터널링 전계효과 트랜지스터형 비휘발성 메모리 소자를 형성할 수 있게 함으로써, 공정이 간단하고 그에 따른 제조단가를 획기적으로 낮출 수 있는 효과가 있다. |
|---|---|
| Int. CL | H01L 21/8247 (2006.01) H01L 27/115 (2006.01) |
| CPC | H01L 21/28282(2013.01) H01L 21/28282(2013.01) H01L 21/28282(2013.01) H01L 21/28282(2013.01) H01L 21/28282(2013.01) |
| 출원번호/일자 | 1020130017413 (2013.02.19) |
| 출원인 | 서강대학교산학협력단 |
| 등록번호/일자 | 10-1366742-0000 (2014.02.18) |
| 공개번호/일자 | |
| 공고번호/일자 | (20140225) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2013.02.19) |
| 심사청구항수 | 16 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서강대학교산학협력단 | 대한민국 | 서울특별시 마포구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 최우영 | 대한민국 | 서울 동작구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서강대학교산학협력단 | 서울특별시 마포구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2013.02.19 | 수리 (Accepted) | 1-1-2013-0146932-58 |
| 2 | 등록결정서 Decision to grant |
2013.12.24 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0893188-52 |
| 3 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2017.01.11 | 수리 (Accepted) | 4-1-2017-5005781-67 |
| 4 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.01.22 | 수리 (Accepted) | 4-1-2019-5014626-89 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 반도체 기판에 채널영역을 사이에 두고 서로 반대 극성의 불순물로 비대칭적으로 형성된 N+ 영역과 P+ 영역;상기 채널영역 상에 채널길이 방향으로 연속하여 형성된 게이트 절연막 및 전하저장층; 및상기 게이트 절연막 및 상기 전하저장층 상에 형성된 게이트를 포함하여 구성되되,상기 전하저장층은 상기 게이트 절연막보다 유전율이 큰 고유전율막으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 2 |
2 제 1 항에 있어서,상기 채널영역과 상기 전하저장층 사이에는 터널링 절연막이 더 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 3 |
3 제 2 항에 있어서,상기 게이트와 상기 전하저장층 사이에는 블로킹 절연막이 더 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 4 |
4 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 전하저장층은 상기 게이트 절연막의 일단 또는 양단에 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 5 |
5 제 4 항에 있어서,상기 전하저장층은 상기 채널영역에 형성되는 반전층 또는 축적층과 PN 접합을 이루는 상기 N+ 영역 또는 상기 P+ 영역 쪽 일단에 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 6 |
6 제 5 항에 있어서,상기 전하저장층은 상기 PN 접합에 의한 공핍영역 상에 위치하도록 상기 N+ 영역 또는 상기 P+ 영역의 일부와 겹치도록(overlap 되도록) 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 7 |
7 제 4 항에 있어서,상기 전하저장층은 상기 게이트 절연막의 양단에 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 8 |
8 제 7 항에 있어서,상기 전하저장층은 상기 N+ 영역 및 상기 P+ 영역의 일부와 각각 겹치도록(overlap 되도록) 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 9 |
9 제 4 항에 있어서,상기 반도체 기판은 SOI 기판 또는 벌크 실리콘 기판이고,상기 게이트, 상기 게이트 절연막 및 상기 전하저장층은 상기 채널영역을 사이에 두고 상하 또는 앞뒤로 형성된 더블게이트(double-gate) 구조인 것을 특징으로 하는 비휘발성 메모리 소자 |
| 10 |
10 제 9 항에 있어서,상기 전하저장층은 상기 채널영역을 사이에 두고 상하 또는 앞뒤로 대칭적으로 또는 엇갈리게 비대칭적으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자 |
| 11 |
11 제 4 항에 있어서,상기 게이트, 상기 게이트 절연막 및 상기 전하저장층은 상기 채널영역의 삼면을 둘러싸며 형성된 트리플게이트(triple-gate) 구조인 것을 특징으로 하는 비휘발성 메모리 소자 |
| 12 |
12 제 4 항에 있어서,상기 게이트, 상기 게이트 절연막 및 상기 전하저장층은 상기 채널영역의 전면을 둘러싸며 형성된 게이트올어라운드(Gate-All-Around: GAA) 구조인 것을 특징으로 하는 비휘발성 메모리 소자 |
| 13 |
13 반도체 기판에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 1 단계;상기 게이트를 이용하며 상기 기판 전면에 서로 반대 극성을 갖는 불순물로 대칭되게 경사 이온주입하여 N+ 영역 및 P+ 영역을 형성하는 제 2 단계;상기 게이트 절연막을 등방성으로 식각하여 상기 게이트의 일측 또는 양측 밑에 일정 깊이의 홈이 형성되도록 하여 채널영역의 상부 일부가 드러나게 하는 제 3 단계; 상기 게이트 절연막보다 유전율이 큰 고유전율 물질로 상기 홈을 채우며 상기 기판 전면에 증착하는 제 4 단계; 및상기 고유전율 물질을 비등방성으로 식각하여 상기 게이트 밑의 홈에만 상기 고유전율 물질이 남아 있도록 하여 전하저장층을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법 |
| 14 |
14 제 13 항에 있어서,상기 제 3 단계와 상기 제 4 단계 사이에 상기 홈으로 드러난 상기 채널영역 상에 터널링 절연막을 형성하는 단계를 더 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법 |
| 15 |
15 제 14 항에 있어서,상기 터널링 절연막 형성시 상기 홈으로 드러난 상기 게이트의 일측 또는 양측 하부에 블로킹 절연막도 함께 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법 |
| 16 |
16 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,상기 경사 이온주입은 상기 게이트의 높이와 이온 주입 각도에 따른 그림자(shadow) 현상을 이용한 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 | 서강대학교산학협력단 | 지식경제기술혁신사업(산업원천기술개발사업) | 22nm급 이하 파운드리 소자 및 PDK 기술 개발 |
| 2 | 지식경제부 | 서강대학교산학협력단 | 대학IT연구센터육성지원사업(ITRC) | 차세대 융복합 시스템용 아날로그 IP 핵심설계기술 개발 |
| 공개전문 정보가 없습니다 |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1366742-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20130219 출원 번호 : 1020130017413 공고 연월일 : 20140225 공고 번호 : 특허결정(심결)연월일 : 20131224 청구범위의 항수 : 16 유별 : H01L 27/115 발명의 명칭 : 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 존속기간(예정)만료일 : 20190219 |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서강대학교산학협력단 서울특별시 마포구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 334,500 원 | 2014년 02월 18일 | 납입 |
| 제 4 년분 | 금 액 | 274,400 원 | 2017년 02월 17일 | 납입 |
| 제 5 년분 | 금 액 | 274,400 원 | 2018년 02월 06일 | 납입 |
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- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2013.02.19 | 수리 (Accepted) | 1-1-2013-0146932-58 |
| 2 | 등록결정서 | 2013.12.24 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0893188-52 |
| 3 | 출원인정보변경(경정)신고서 | 2017.01.11 | 수리 (Accepted) | 4-1-2017-5005781-67 |
| 4 | 출원인정보변경(경정)신고서 | 2019.01.22 | 수리 (Accepted) | 4-1-2019-5014626-89 |
| 기술번호 | KST2014059493 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 서강대학교 |
| 기술명 | 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 |
| 기술개요 |
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 상세하게는 터널링 전계효과 트랜지스터의 기본 구조를 이용하여 소스/드레인을 서로 반대 극성을 갖도록 비대칭 구조로 형성하고, 게이트 절연막의 일부를 전하 저장가능한 고유전율막으로 형성함으로써, 종래 MOSFET 구조의 비휘발성 메모리 소자가 가지고 있던 문제점을 해결하며, 게이트의 shadow 현상을 이용하여 서로 반대 극성을 갖는 불순물로 2번의 경사 이온주입으로 복수 개의 터널링 전계효과 트랜지스터형 비휘발성 메모리 소자를 형성할 수 있게 함으로써, 공정이 간단하고 그에 따른 제조단가를 획기적으로 낮출 수 있는 효과가 있다. |
| 개발상태 | 기술개발완료 |
| 기술의 우수성 | |
| 응용분야 | 비휘발성 메모리 소자 |
| 시장규모 및 동향 | |
| 희망거래유형 | 기술매매,라이센스,기술협력,기술지도, |
| 사업화적용실적 | |
| 도입시고려사항 |
| 과제고유번호 | 1415122111 |
|---|---|
| 세부과제번호 | 10039174 |
| 연구과제명 | 22nm급 이하 파운드리 소자 및 PDK 기술 개발 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 삼성전자(주) |
| 성과제출연도 | 2012 |
| 연구기간 | 201105~201602 |
| 기여율 | 0.5 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | NT(나노기술) |
| 과제고유번호 | 1415128784 |
|---|---|
| 세부과제번호 | H0301-13-1007 |
| 연구과제명 | 차세대 융·복합 시스템용 아날로그IP 핵심설계기술개발 |
| 성과구분 | 출원 |
| 부처명 | 미래창조과학부 |
| 연구관리전문기관명 | |
| 연구주관기관명 | |
| 성과제출연도 | 2013 |
| 연구기간 | 201006~201312 |
| 기여율 | 0.5 |
| 연구개발단계명 | 기타 |
| 6T분류명 | IT(정보기술) |
특허성과
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