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1
기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부; 그리고상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 하강 에지에 동기화된 상승 에지를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함하며,상기 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되도록 상기 펄스 폭을 조절하는 지연 동기 회로
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2
기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 제1 클록 신호 생성부; 그리고상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성하는 제2 클록 신호 생성부를 포함하며,상기 제1 클록 신호 생성부는 동기화된 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되도록 상기 펄스 폭을 조절하는 지연 동기 회로
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3
제1 항 또는 제2 항에 있어서,상기 제2 클록 신호 생성부는 상기 제1 클록 신호의 펄스 폭과 동일한 펄스 폭을 갖는 상기 제2 클록 신호를 생성하는 지연 동기 회로
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| 4 |
4
제1 항 또는 제2 항에 있어서,상기 제2 클록 신호 생성부는 50%의 듀티 사이클(duty cycle)을 갖는 상기 제2 클록 신호를 생성하는 지연 동기 회로
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5
제1 항 또는 제2 항에 있어서,상기 제1 클록 신호 생성부는,상기 기준 클록 신호를 지연시켜 지연 클록 신호를 생성하는 제1 지연 라인;상기 지연 클록 신호에 따라 상기 기준 클록 신호의 펄스 폭을 조절하여 상기 제1 클록 신호를 생성하는 펄스 조절부; 그리고상기 동기화된 제2 클록 신호의 펄스 폭에 따라 상기 제1 지연 라인의 지연 시간을 제어하는 제1 제어부를 포함하는 지연 동기 회로
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| 6 |
6
제5 항에 있어서,상기 제1 제어부는,상기 제1 클록 신호의 인접하는 두 하이 펄스(high pulse)의 간격이 상기 동기화된 제2 클록 신호의 펄스 폭과 동일해지도록 상기 제1 지연 라인을 제어하는 지연 동기 회로
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| 7 |
7
제5 항에 있어서,상기 제2 클록 신호 생성부는,상기 제1 클록 신호를 지연시켜 상기 제2 클록 신호를 생성하는 제2 지연 라인; 그리고상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 상기 제2 지연 라인의 지연 시간을 제어하는 제2 제어부를 포함하는 지연 동기 회로
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8
제7 항에 있어서,상기 제2 제어부는 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되면 제1 동기화 신호를 상기 제1 제어부로 입력하고,상기 제1 제어부는 상기 제2 제어부로부터 상기 제1 동기화 신호가 입력될 때마다 상기 제1 지연 라인의 지연 시간을 제어하여 상기 제1 클록 신호의 펄스 폭을 조절하는 지연 동기 회로
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9
제8 항에 있어서,상기 제1 제어부는,상기 제1 동기화 신호에 따라 상기 동기화된 제2 클록 신호의 동기화되지 않은 에지에 대응하는 상기 제1 클록 신호의 값에 기초하여 지연 제어 신호를 생성하는 검출부; 그리고상기 지연 제어 신호에 따라 상기 제1 클록 신호의 펄스 폭이 조절되도록 상기 제1 지연 라인으로 제1 제어 코드를 입력하는 제1 지연 제어부를 포함하는 지연 동기 회로
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10
제7 항에 있어서,상기 제1 제어부는 상기 제1 클록 신호의 인접하는 두 하이 펄스(high pulse)의 간격이 상기 동기화된 제2 클록 신호의 펄스 폭과 일치하면 제2 동기화 신호를 상기 제2 제어부로 입력하고,상기 제2 제어부는 상기 제2 동기화 신호에 응답하여 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 상기 제2 지연 라인을 제어하는 지연 동기 회로
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11
제10 항에 있어서,상기 제1 제어부는,상기 제1 클록 신호가 상기 동기화된 제2 클록 신호의 동기화되지 않은 에지에 동기화되면 상기 제2 동기화 신호를 상기 제2 제어부로 입력하고,상기 제2 제어부는 상기 제2 동기화 신호에 따라 상기 제2 지연 라인을 제어하여 상기 제2 클록 신호를 상기 기준 클록 신호에 동기화시키는 지연 동기 회로
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12
제10 항에 있어서,상기 제2 제어부는,상기 제1 클록 신호와 상기 제2 클록 신호의 위상을 검출하여, 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 하는 제1 제어 신호를 생성하는 제1 위상 검출부; 그리고상기 제1 제어 신호에 따라 상기 제2 클록 신호가 상기 제1 클록 신호에 동기화되도록 상기 제2 지연 라인으로 제1 제어 코드를 입력하는 제2 지연 제어부를 포함하는 지연 동기 회로
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13
제12 항에 있어서,상기 제2 제어부는,상기 제2 클록 신호와 상기 기준 클록 신호의 위상을 검출하여, 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 하는 제2 제어 신호를 생성하는 제2 위상 검출부; 그리고상기 제1 제어부로부터 상기 제2 동기화 신호가 입력되기 전에는 상기 제1 위상 검출부로부터의 상기 제1 제어 신호를 선택하고, 상기 제1 제어부로부터 상기 제2 동기화 신호가 입력되면 상기 제2 위상 검출부로부터의 상기 제2 제어 신호를 선택하는 멀티플렉서를 더 포함하며,상기 멀티플렉서에 의해 상기 제2 제어 신호가 선택되면, 상기 제2 지연 제어부는 상기 제2 제어 신호에 따라 상기 제2 클록 신호가 상기 기준 클록 신호에 동기화되도록 상기 제2 지연 라인으로 제2 제어 코드를 입력하는 지연 동기 회로
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14
기준 클록 신호의 펄스 폭을 조절하여 제1 클록 신호를 생성하는 단계; 그리고상기 제1 클록 신호를 지연시켜 상기 제1 클록 신호의 하강 에지에 동기화된 상승 에지를 갖거나, 상기 제1 클록 신호의 상승 에지에 동기화된 하강 에지를 갖는 제2 클록 신호를 생성하는 단계; 그리고상기 제1 클록 신호의 로우 펄스(low pulse) 구간이 동기화된 제2 클록 신호의 하이 펄스(high pulse) 구간과 일치되도록 상기 펄스 폭을 조절하는 단계를 포함하는 듀티 사이클 교정 방법
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15
제14 항에 있어서,상기 펄스 폭을 조절하는 단계는,상기 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되는 경우, 상기 동기화된 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되도록 상기 펄스 폭을 조절하고,상기 제2 클록 신호의 하강 에지가 상기 제1 클록 신호의 상승 에지에 동기화되는 경우, 상기 동기화된 제2 클록 신호의 상승 에지가 상기 제1 클록 신호의 하강 에지에 동기화되도록 상기 펄스 폭을 조절하는 듀티 사이클 교정 방법
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제14 항에 있어서,상기 제1 클록 신호의 상기 로우 펄스 구간이 상기 동기화된 제2 클록 신호의 상기 하이 펄스 구간과 일치되면, 상기 제2 클록 신호를 상기 기준 클록 신호에 동기화하는 단계를 더 포함하는 듀티 사이클 교정 방법
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제14 항 내지 제16 항 중 어느 한 항에 있어서,상기 제2 클록 신호를 생성하는 단계는 50%의 듀티 사이클(duty cycle)을 갖는 상기 제2 클록 신호를 생성하는 듀티 사이클 교정 방법
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