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게이트 단으로 신호를 입력받아 증폭하는 NMOS 주 트랜지스터;소스 단이 상기 NMOS 주 트랜지스터의 드레인 단에 연결되는 PMOS 주 트랜지스터;일단으로 공급 전압이 입력되고, 타단은 상기 NMOS 주 트랜지스터의 드레인 단에 연결되며, 상기 신호의 주파수에 대응하는 공진 주파수를 갖는 LC 탱크;상기 NMOS 주 트랜지스터의 드레인 단과 소스 단의 사이에 병렬로 연결되는 NMOS 보조 트랜지스터;상기 PMOS 주 트랜지스터의 소스 단과 드레인 단의 사이에 병렬로 연결되는 PMOS 보조 트랜지스터; 및상기 NMOS 주 트랜지스터, 상기 PMOS 주 트랜지스터, 상기 NMOS 보조 트랜지스터 및 상기 PMOS 보조 트랜지스터의 게이트 단에 서로 다른 바이어스 전압을 인가하여, 상기 NMOS 주 트랜지스터, 상기 PMOS 주 트랜지스터, 상기 NMOS 보조 트랜지스터 및 상기 PMOS 보조 트랜지스터를 턴온시키는 전압 인가부를 포함하는 저잡음 증폭기
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게이트 단으로 신호를 입력받아 증폭하는 NMOS 주 트랜지스터;소스 단이 상기 NMOS 주 트랜지스터의 드레인 단에 연결되는 PMOS 주 트랜지스터;일단으로 공급 전압이 입력되고, 타단은 상기 NMOS 주 트랜지스터의 드레인 단에 연결되며, 상기 신호의 주파수에 대응하는 공진 주파수를 갖는 LC 탱크;상기 NMOS 주 트랜지스터의 드레인 단과 소스 단의 사이에 병렬로 연결되는 NMOS 보조 트랜지스터;상기 PMOS 주 트랜지스터의 소스 단과 드레인 단의 사이에 병렬로 연결되는 PMOS 보조 트랜지스터;상기 NMOS 주 트랜지스터의 게이트 단에 제1 바이어스 전압을 인가하는 제1 전압 인가부;상기 NMOS 보조 트랜지스터의 게이트 단에 상기 제1 바이어스 전압보다 낮은 제2 바이어스 전압을 인가하는 제2 전압 인가부;상기 PMOS 주 트랜지스터의 게이트 단에 제3 바이어스 전압을 인가하는 제3 전압 인가부; 및상기 PMOS 보조 트랜지스터의 게이트 단에 상기 제3 바이어스 전압보다 높은 제4 바이어스 전압을 인가하는 제4 전압 인가부를 포함하는 저잡음 증폭기
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제2항에 있어서,상기 LC 탱크는,일단으로 공급 전압이 입력되고, 타단은 상기 NMOS 주 트랜지스터의 드레인 단에 연결되는 제1 인덕터; 및상기 인덕터에 병렬 연결되는 제1 커패시터를 포함하는 저잡음 증폭기
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제3항에 있어서,상기 제3 전압 인가부는 상기 PMOS 주 트랜지스터의 게이트 단에 상기 PMOS 주 트랜지스터의 문턱 전압(threshold voltage)보다 낮은 상기 제3 바이어스 전압을 인가하고,상기 제4 전압 인가부는 상기 PMOS 보조 트랜지스터의 게이트 단에 상기 PMOS 보조 트랜지스터의 문턱 전압보다 높은 상기 제4 바이어스 전압을 인가하는 저잡음 증폭기
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제2항 내지 제4항 중 어느 한 항에 있어서,상기 제1 전압 인가부는 상기 NMOS 주 트랜지스터의 게이트 단에 상기 NMOS 주 트랜지스터의 문턱 전압(threshold voltage)보다 높은 상기 제1 바이어스 전압을 인가하고,상기 제2 전압 인가부는 상기 NMOS 보조 트랜지스터의 게이트 단에 상기 NMOS 보조 트랜지스터의 문턱 전압보다 낮은 상기 제2 바이어스 전압을 인가하는 저잡음 증폭기
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제5항에 있어서,상기 NMOS 주 트랜지스터 및 상기 PMOS 주 트랜지스터는 강반전(strong inversion) 영역에서 동작하며,상기 NMOS 보조 트랜지스터 및 상기 PMOS 보조 트랜지스터는 약반전(weak inversion) 영역에서 동작하는 저잡음 증폭기
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제6항에 있어서,상기 NMOS 주 트랜지스터의 게이트 단과 소스 단의 사이에 연결되는 제2 커패시터를 더 포함하는 저잡음 증폭기
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제7항에 있어서,상기 NMOS 주 트랜지스터의 소스 단과 접지 사이에 연결되는 제2 인덕터를 더 포함하며,상기 제2 인덕터는 와이어 본딩을 통해 구현되는 저잡음 증폭기
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제8항에 있어서,상기 공급 전압은 0
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