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하나 이상의 비트셀을 포함하는 정적 램의 읽기 안정성 메트릭을 측정하는 방법에 있어서,상기 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에만 노이즈 소스를 형성하는 단계; 및상기 노이즈 소스의 전압을 스윕하여 상기 비트셀의 데이터가 플립되는 상기 노이즈 소스의 전압을 측정함으로써 상기 읽기 안정성 메트릭을 측정하는 단계를 포함하는 것을 특징으로 하는 정적 램의 읽기 안정성 메트릭 측정 방법
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제1항에 있어서,상기 비트셀은, 상기 크로스 커플 형태로 결합된 제1 인버터 및 제2 인버터, 상기 제1 인버터의 입력단과 제1 비트라인의 사이에 연결되는 제1 액세스 트랜지스터 및 상기 제2 인버터의 입력단과 제2 비트라인의 사이에 연결되는 제2 액세스 트랜지스터를 포함하며,상기 노이즈 소스를 형성하는 단계는, 상기 두 개의 저장 노드 중 제1 저장 노드와, 상기 제1 인버터의 입력단의 사이에만 상기 노이즈 소스를 형성하고, 상기 두 개의 저장 노드 중 제2 저장 노드와, 상기 제2 인버터의 입력단의 사이에는 노이즈 전압을 인가하지 않는 것을 특징으로 하는 정적 램의 읽기 안정성 메트릭 측정 방법
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다수의 비트셀을 포함하는 정적 램의 수율을 추정하는 방법에 있어서,상기 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에만 노이즈 소스를 형성하는 단계;상기 노이즈 소스의 전압을 스윕하여 상기 비트셀의 데이터가 플립되는 상기 노이즈 소스의 전압을 측정함으로써 읽기 안정성 메트릭을 측정하는 단계;상기 읽기 안정성 메트릭을 이용하여 상기 다수의 비트셀의 읽기 안정성 메트릭 값들에 대한 정규 확률도를 생성하는 단계; 및상기 정규 확률도를 이용하여 상기 읽기 안정성 메트릭 값이 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 단계를 포함하는 것을 특징으로 하는 정적 램의 수율 추정 방법
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제3항에 있어서,상기 정적 램의 수율을 추정하는 단계는,상기 정규 확률도로부터, 서로 다른 구간의 읽기 안정성 메트릭 값에 대한 핏 가우시안(Fit Gaussian) 직선들을 도출하는 단계;상기 핏 가우시안 직선들 각각으로부터 상기 읽기 안정성 메트릭 값에 대한 평균 및 표준편차를 산출하는 단계;상기 읽기 안정성 메트릭 값이 상기 소정의 범위에 근접함에 따른 상기 평균 및 표준편차의 수렴값을 산출하는 단계; 및상기 수렴값에 기초하여, 상기 읽기 안정성 메트릭에 대한 가우시안 누적분포함수로부터 상기 읽기 안정성 메트릭 값이 상기 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 단계를 포함하는 것을 특징으로 하는 정적 램의 수율 추정 방법
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5
하나 이상의 비트셀을 포함하는 정적 램의 쓰기 능력 메트릭을 측정하는 방법에 있어서,상기 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에, 상기 비트셀의 상기 데이터가 플립되는 것을 지연시키도록 하는 전압을 인가하는 노이즈 소스를 형성하는 단계; 및상기 비트셀의 두 개의 액세스 트랜지스터의 게이트 전압 및 상기 노이즈 소스의 전압을 스윕하여, 상기 비트셀의 상기 데이터가 플립되는 상기 게이트 전압에 기초하여 상기 쓰기 능력 메트릭을 측정하는 단계를 포함하는 것을 특징으로 하는 정적 램의 쓰기 능력 메트릭 측정 방법
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6
제5항에 있어서,상기 비트셀은, 상기 크로스 커플 형태로 결합된 제1 인버터 및 제2 인버터, 상기 제1 인버터의 입력단과 제1 비트라인의 사이에 연결되는 제1 액세스 트랜지스터 및 상기 제2 인버터의 입력단과 제2 비트라인의 사이에 연결되는 제2 액세스 트랜지스터를 포함하며,상기 노이즈 소스를 형성하는 단계는, 상기 두 개의 저장 노드 중 제1 저장 노드와, 상기 제1 인버터의 입력단의 사이에 상기 노이즈 소스를 형성하고, 상기 두 개의 저장 노드 중 제2 저장 노드와, 상기 제2 인버터의 입력단의 사이에는 노이즈 전압을 인가하지 않는 것을 특징으로 하는 정적 램의 쓰기 능력 메트릭 측정 방법
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제6항에 있어서,상기 쓰기 능력 메트릭을 측정하는 단계는,상기 제1 액세스 트랜지스터의 게이트와 워드라인의 사이 및 상기 제2 액세스 트랜지스터의 게이트와 상기 워드라인의 사이에, 상기 제1 액세스 트랜지스터의 게이트 전압 및 상기 제2 액세스 트랜지스터의 게이트 전압을 스윕하기 위한 전원 장치를 형성하는 단계; 및상기 비트셀의 상기 데이터가 플립되는 상기 전원 장치의 전압과, 상기 비트셀의 상기 데이터가 플립되는 상기 노이즈 소스의 전압 중의 적어도 하나 이상에 기초하여 상기 쓰기 능력 메트릭을 측정하는 단계를 포함하는 것을 특징으로 하는 정적 램의 쓰기 능력 메트릭 측정 방법
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8
다수의 비트셀을 포함하는 정적 램의 수율을 추정하는 방법에 있어서,상기 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에, 상기 비트셀의 상기 데이터가 플립되는 것을 지연시키도록 하는 전압을 인가하는 노이즈 소스를 형성하는 단계;상기 비트셀의 두 개의 액세스 트랜지스터의 게이트 전압 및 상기 노이즈 소스의 전압을 스윕하여, 상기 비트셀의 상기 데이터가 플립되는 상기 게이트 전압과, 상기 비트셀의 상기 데이터가 플립되는 상기 노이즈 소스의 전압 중의 적어도 하나 이상에 기초하여 쓰기 능력 메트릭을 측정하는 단계;상기 쓰기 능력 메트릭을 이용하여 상기 다수의 비트셀의 쓰기 능력 메트릭 값들에 대한 정규 확률도를 생성하는 단계; 및상기 정규 확률도를 이용하여 상기 쓰기 능력 메트릭 값이 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 단계를 포함하는 것을 특징으로 하는 정적 램의 수율 추정 방법
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제8항에 있어서,상기 정적 램의 수율을 추정하는 단계는,상기 정규 확률도로부터, 서로 다른 구간의 쓰기 능력 메트릭 값에 대한 핏 가우시안(Fit Gaussian) 직선들을 도출하는 단계;상기 핏 가우시안 직선들 각각으로부터 상기 쓰기 능력 메트릭 값에 대한 평균 및 표준편차를 산출하는 단계;상기 쓰기 능력 메트릭 값이 상기 소정의 범위에 근접함에 따른 상기 평균 및 표준편차의 수렴값을 산출하는 단계; 및산출된 상기 수렴값에 기초하여, 상기 쓰기 능력 메트릭에 대한 가우시안 누적분포함수로부터 상기 쓰기 능력 메트릭 값이 상기 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 단계를 포함하는 것을 특징으로 하는 정적 램의 수율 추정 방법
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10
하나 이상의 비트셀을 포함하는 정적 램의 수율을 추정하는 장치에 있어서,상기 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에 형성되는 노이즈 소스; 및상기 노이즈 소스의 전압을 스윕하여 상기 비트셀의 상기 데이터가 플립되는 상기 노이즈 소스의 전압을 측정함으로써 읽기 안정성 메트릭을 측정하는 메트릭 측정부를 포함하며,상기 두 개의 저장 노드 중 다른 하나의 저장 노드와, 상기 두 개의 인버터 중 다른 하나의 인버터의 입력단의 사이에는 노이즈 전압이 인가되지 않는 것을 특징으로 하는 정적 램의 수율 추정 장치
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제10항에 있어서,상기 비트셀은, 상기 크로스 커플 형태로 결합된 제1 인버터 및 제2 인버터, 상기 제1 인버터의 입력단과 제1 비트라인의 사이에 연결되는 제1 액세스 트랜지스터 및 상기 제2 인버터의 입력단과 제2 비트라인의 사이에 연결되는 제2 액세스 트랜지스터를 포함하며,상기 노이즈 소스는 상기 두 개의 저장 노드 중 제1 저장 노드와, 상기 제1 인버터의 입력단의 사이에 연결되는 것을 특징으로 하는 정적 램의 수율 추정 장치
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제10항에 있어서,상기 읽기 안정성 메트릭을 이용하여 상기 정적 램의 다수의 비트셀의 읽기 안정성 메트릭 값들에 대한 정규 확률도를 생성하고, 상기 정규 확률도를 이용하여 상기 읽기 안정성 메트릭 값이 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 수율 추정부를 더 포함하는 것을 특징으로 하는 정적 램의 수율 추정 장치
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13
하나 이상의 비트셀을 포함하는 정적 램의 수율을 추정하는 장치에 있어서,상기 비트셀의 데이터를 저장하는 두 개의 저장 노드 중 하나의 저장 노드와, 상기 비트셀의 크로스 커플 형태로 결합된 두 개의 인버터 중 하나의 인버터의 입력단의 사이에 형성되어, 상기 비트셀의 상기 데이터가 플립되는 것을 지연시키도록 하는 전압을 인가하는 노이즈 소스;상기 비트셀의 두 개의 액세스 트랜지스터의 게이트 전압을 스윕하도록 워드라인과 연결되는 전원 장치; 및상기 비트셀의 상기 데이터가 플립되는 상기 전원 장치의 전압과, 상기 비트셀의 상기 데이터가 플립되는 상기 노이즈 소스의 전압 중의 적어도 하나 이상에 기초하여 쓰기 능력 메트릭을 측정하는 메트릭 측정부를 포함하는 것을 특징으로 하는 정적 램의 수율 추정 장치
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제13항에 있어서,상기 비트셀은, 상기 크로스 커플 형태로 결합된 제1 인버터 및 제2 인버터, 상기 제1 인버터의 입력단과 제1 비트라인의 사이에 연결되는 제1 액세스 트랜지스터 및 상기 제2 인버터의 입력단과 제2 비트라인의 사이에 연결되는 제2 액세스 트랜지스터를 포함하며,상기 노이즈 소스는 상기 두 개의 저장 노드 중 제1 저장 노드와, 상기 제1 인버터의 상기 입력단의 사이에 연결되는 것을 특징으로 하는 정적 램의 수율 추정 장치
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제13항에 있어서,상기 쓰기 능력 메트릭을 이용하여 상기 정적 램의 다수의 비트셀의 쓰기 능력 메트릭 값들에 대한 정규 확률도를 생성하고, 상기 정규 확률도를 이용하여 상기 쓰기 능력 메트릭 값이 소정의 범위 내에 속할 확률을 산출하고, 산출한 상기 확률에 기초하여 상기 정적 램의 수율을 추정하는 수율 추정부를 더 포함하는 것을 특징으로 하는 정적 램의 수율 추정 장치
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