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리던던시 제어 회로에 있어서,행 주소를 입력받아 디코딩을 통해 반전된 워드라인 선택신호(WWLb)를 출력하여 특정한 워드라인을 선택하게 하는 행 디코더부(210);열 주소를 입력받아 디코딩을 통해 반전된 비트라인 선택신호(BIT_SELb)를 출력하여 특정한 비트라인을 선택하게 하는 프로그램 선택비트 선택부(220);상기 선택된 워드라인과 비트라인에 연결된 e-Fuse 셀이 액티브 되어 불량 주소가 프로그램되는 e-Fuse 셀 어레이(230); 및상기 불량 주소와 메모리 억세스 주소(MA)를 각 비트별로 비교하여 일치하는 경우 매칭신호(FA_MATCH)를 출력하는 리페어 주소 비교부(240);를 포함하되,상기 불량 주소가 상기 e-Fuse 셀 어레이에 프로그램 될 때 외부 전압원(FSOURCE)을 공급하며,상기 e-Fuse 셀은,쓰기 포트(write port)와 읽기 포트(read port)가 분리된 듀얼 포트(dual port) 구조를 가지되,상기 반전된 워드라인 선택신호(WWLb)와 상기 반전된 비트라인 선택신호(BIT_SELb)를 입력받아 부정논리합 연산을 수행하는 노어 게이트(NOR);게이트에 상기 노어 게이트(NOR) 출력이 인가되고, 소오스에 접지전압(VSS)이 인가되는 제1 엔모스(NM1);일단이 상기 제1 엔모스(NM1) 드레인에 연결되고, 타단에 상기 외부 전압원(FSOURCE)이 인가되는 e-Fuse;게이트에 센싱신호(SAEN)가 인가되고, 소오스가 상기 제1 엔모스(NM1) 드레인에 연결된 제2 엔모스(MN2);게이트에 반전된 로드신호(LOADb)가 인가되고, 소오스에 로직전압(VDD)이 인가되며 드레인이 상기 제2 엔모스(MN2) 드레인에 연결된 제1 피모스(MP1); 및상기 제2 엔모스(MN2) 드레인의 전압레벨(Fuse_Data)을 입력받아 상기 센싱신호(SAEN)와 반전된 센싱신호(SAENb)에 응답하여 상기 불량 주소(IFA)와 반전된 불량 주소(IFAb)를 출력하는 D-래치 회로를 포함하는 것을 특징으로 하는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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제 1 항에 있어서,상기 불량 주소를 상기 e-Fuse 셀 어레이에 프로그램 하는 프로그램 모드;상기 e-Fuse 셀 어레이의 프로그램 정보를 자동적으로 D-래치 회로에 저장하는 파워-온 모드; 및상기 e-Fuse 셀 어레이의 프로그램 정보와 상기 메모리 억세스 주소를 비교하는 비교모드로 동작하는 것을 특징으로 하는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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3
제 2 항에 있어서,상기 프로그램 모드에서는, 상기 e-Fuse 셀 어레이에 상기 외부 전압원(FSOURCE)을 공급하고, 상기 파워-온 읽기 모드와 상기 비교모드에서는, 상기 e-Fuse 셀 어레이에 로직전압(VDD)을 공급하는 전원스위칭부(250)를 더 포함하는 것을 특징으로 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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제 3 항에 있어서,상기 외부 전압원(FSOURCE)은 4
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삭제
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삭제
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제 1 항에 있어서,상기 제1 엔모스(MN1)의 채널 폭이 상기 제2 엔모스(MN2)의 채널 폭보다 큰 것을 특징으로 하는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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8
제 7 항에 있어서, 상기 D-래치 회로는,게이트가 상기 제1 피모스(MP1) 드레인과 상기 제2 엔모스(MN2) 드레인에 공통으로 연결되고, 소오스에 로직전압(VDD)이 인가되는 제2 피모스(MP2);게이트에 상기 반전된 센싱신호(SAENb)가 인가되고, 소오스가 상기 제2 피모스 드레인에 연결된 제3 피모스(MP3);게이트에 상기 센싱신호(SAEN)가 인가되고, 드레인이 상기 제3 피모스 드레인에 연결된 제3 엔모스(MN3);게이트가 상기 제1 피모스(MP1) 드레인과 상기 제2 엔모스(MN2) 드레인에 공통으로 연결되고, 드레인이 상기 제3 엔모스 소오스에 연결되며 소오스에 접지전압(VSS)이 인가되는 제4 엔모스(MN4);상기 제3 엔모스(MN3) 드레인의 전압레벨을 반전시켜 상기 불량 주소(IFA) 신호를 출력하는 제1 인버터;상기 제 1 인버터의 출력을 반전시켜 상기 반전된 불량 주소(IFAb) 신호를 출력하는 제2 인버터;상기 제 1 인버터의 출력을 반전시키는 제3 인버터; 및 상기 센싱신호(SAEN)와 반전된 센싱신호(SAENb)에 응답하며 일단이 상기 제3 인버터 출력단에 연결되고 타단이 상기 제1 인버터 입력단에 연결된 전송 게이트를 포함하는 것을 특징으로 하는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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9
제 1 항에 있어서, 상기 리페어 주소 비교부는,게이트에 비교신호(COMP_EN)가 인가되고, 소오스에 로직전압(VDD)이 인가되는 제4 피모스(MP4);상기 불량 주소와 상기 메모리 억세스 주소를 입력받아 상기 비교신호(COMP_EN)에 응답하여 상기 불량 주소와 상기 메모리 엑세스 주소가 비트별로 모두 일치하는 경우 상기 제4 피모스 드레인에 내부매칭신호(IMATCH)를 출력하는 불량주소 비교 회로부(241);상기 제4 피모스 드레인의 전압레벨을 반전시켜 출력하는 제4 인버터(INV4);게이트에 상기 제4 인버터의 출력이 인가되고 소오스에 로직전압(VDD)이 인가되며 드레인이 상기 제4 피모스 드레인에 연결된 제5 피모스(MP5); 및상기 제4 인버터의 출력 전압레벨을 반전시켜 상기 매칭신호(FA_MATCH)를 출력하는 제5 인버터(INV5)를 포함하는 것을 특징으로 하는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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제 9 항에 있어서, 상기 불량주소 비교 회로부(241)는,상기 비교신호(COMP_EN)에 응답하여 상기 불량 주소와 상기 메모리 억세스 주소를 1-비트씩 비교하는 제1 내지 제N 의 1-bit 불량주소 비교 회로(241-1 ~ 241-N)로 구성되어 있는 것을 특징으로 하는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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제 10 항에 있어서, 상기 제1의 1-bit 불량주소 비교회로(241-1)는,게이트에 상기 반전된 불량 주소의 첫 번째 비트(IFAb[0])가 인가되고, 드레인이 상기 제4 피모스 드레인에 연결된 제5 엔모스(MN5);게이트에 상기 불량 주소의 첫 번째 비트(IFA[0])가 인가되고, 드레인이 상기 제4 피모스 드레인에 연결된 제6 엔모스(MN6);게이트에 상기 메모리 억세스 주소의 첫 번째 비트(MA[0])가 인가되고, 드레인이 상기 제5 엔모스의 소오스에 연결된 제7 엔모스(MN7);게이트에 상기 반전된 메모리 억세스 주소의 첫 번째 비트(MAb[0])가 인가되고, 드레인이 상기 제6 엔모스의 소오스에 연결된 제8 엔모스(MN8);게이트에 상기 비교신호(COMP_EN)가 인가되고, 소오스에 접지전압(VSS)이 인가되며 드레인이 상기 제7 엔모스의 소오스에 연결된 제9 엔모스(MN9); 및게이트에 상기 비교신호(COMP_EN)가 인가되고, 소오스에 접지전압(VSS)이 인가되며 드레인이 상기 제8 엔모스의 소오스에 연결된 제10 엔모스(MN10)를 포함하는 것을 특징으로 하는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM의 리던던시 제어 회로
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