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MTP 메모리 셀로 구성된 MTP 메모리 장치에 있어서,상기 MTP 메모리 셀은제1 P형웰영역(PW)에 형성되며 제1 단자 및 제2 단자에 컨트롤 게이트 구동 회로(CG Driver)가 연결되고, 제3 단자는 플로팅게이트(FG)에 연결된 컨트롤 게이트 모스 커패시터(MC1);제2 P형웰영역(PW)에 형성되며 제2 단자에 터널 게이트(TG)가 연결되고, 제3 단자는 상기 플로팅게이트(FG)와 연결되는 터널 게이트_센스 트랜지스터(MN1); 및상기 제2 P형웰영역(PW)에 형성되며 제1 단자에 비트 라인(BL)이 연결되고, 제2 단자는 터널 게이트_센스 트랜지스터(MN1)의 제1 단자와 연결되며, 제3 단자는 워드 라인(WL)이 연결되는 셀렉트 트랜지스터(MN2);로 구성되며,상기 터널 게이트_센스 트랜지스터(MN1)와 상기 셀렉트 트랜지스터(MN2)는 상기 제2 P형웰영역(PW)을 공유하고,상기 제1 P형웰영역(PW)과 상기 제2 P형웰영역(PW)사이에 딥엔웰영역(DNW)이 위치하고, 상기 딥엔웰영역(DNW) 내부에 N형웰(NW)이 위치하며, 내부에 위치한 상기 N형웰(NW)은 상기 제1 P형웰영역(PW) 또는 상기 제2 P형웰영역(PW)과 이격되는 것을 특징으로 하는 MTP 메모리 장치
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제 1항에 있어서, 상기 터널 게이트_센스 트랜지스터(MN1)는 FN 터널링 방식으로 상기 플로팅게이트(FG)의 전자를 방출시키거나 상기 플로팅게이트(FG)로 전자를 주입하는 것을 특징으로 하는 MTP 메모리 장치
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제 1항에 있어서, 상기 컨트롤 게이트 모스 커패시터(MC1)는 커플링 커패시터 역할을 하는 것을 특징으로 하는 MTP 메모리 장치
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제 1항에 있어서, 상기 셀렉트 트랜지스터(MN2)는과소거 되었을 때 상기 비트 라인(BL)에서의 오프-누설전류를 감소시키는 것을 특징으로 하는 MTP 메모리 장치
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제 1항에 있어서,상기 컨트롤 게이트 모스 커패시터(MC1), 상기 터널 게이트_센스 트랜지스터(MN1) 및 상기 셀렉트 트랜지스터(MN2)의 딥엔웰영역(DNW)을 공유하는 것을 특징으로 하는 MTP 메모리 장치
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제 1항에 있어서, 상기 MTP 메모리 장치는동작 모드에 따라 컨트롤 신호를 발생시키는 컨트롤로직; 상기 컨트롤로직의 신호를 받아 워드라인(WL) 및 컨트롤 게이트(CG)신호를 출력하는 컨트롤 게이트 구동 회로(CG Driver);입력 데이터를 인가받아 터널 게이트(TG) 신호를 출력하는 터널 게이트 구동 회로(TG Driver);상기 MTP 메모리 셀을 포함하며, 상기 워드라인(WL), 상기 컨트롤 게이트(CG) 및 상기 터널 게이트(TG) 신호를 받아 데이터를 저장하는 MTP 메모리 셀 어레이;어드레스에 따라 다수개의 로우(row) 중에 하나를 선택하여 상기 워드 라인(WL)과 상기 컨트롤 게이트 구동 회로(CG Driver)의 노드에 전압을 공급하는 로우 드라이버(30);상기 MTP 메모리 셀 어레이의 데이터를 래치하여 데이터 출력 포트로 출력하는 데이터 출력 버퍼 회로; 및상기 컨트롤 게이트 구동 회로(CG Driver) 및 상기 터널 게이트 구동 회로(TG Driver)에 필요한 고전압인 제1 전압(VPP, +4
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제 1항에 있어서, 상기 MTP 메모리 장치는읽기 모드에서 상기 비트 라인(BL)의 데이터를 데이터 출력 버퍼 회로의 데이터 라인(DL)에 전달하는 비트 라인 스위치(40);를 더 포함하는 것을 특징으로 하는 MTP 메모리 장치
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