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네트워크 온 칩 기반 적응적 에러 정정 장치

  • 기술번호 : KST2015020996
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 네트워크 온 칩(NoC, Network-on-Chip) 기반 적응적 에러 정정 장치에 관한 것으로서, 본 발명은 송신측 IP(intellectual Property)와 수신측 IP 간에 플릿(flit)을 전달하는 네트워크 인터페이스(Network Interface, NI)를 지원하는 네트워크 온 칩(Network on chip, NOC) 기반 적응적 에러 정정 장치에 있어서, 상기 송신측 IP로부터 k(자연수) 비트의 플릿(flit)을 수신하여 n(자연수) 비트의 데이터로 인코딩(encoding)하는 인코더(encoder) 및 상기 n 비트의 데이터를 수신하여 상기 k 비트의 플릿으로 디코딩(decoding)하여 출력하고, 상기 n 비트의 데이터에 대한 에러를 정정하기 위한 에러 정정 회로를 포함하는 디코더(decoder)를 포함하되, 상기 에러 정정 회로는 상기 수신된 데이터의 비트수(n)에 따라 가변적인 에러 정정 능력(error correction capability)을 갖는 t(자연수) 비트의 적응적 에러 정정 코드(error correction code)를 적용한다. 본 발명에 의하면 NoC 내부의 네트워크 인터페이스에서의 에러 정정 회로에 있어서, 디코더에 수신되는 신호의 비트수에 따라 가용 에러 정정 코드의 크기를 적응적으로 결정함으로써, 에러 정정 장치의 전력 소모를 줄이면서 신뢰성을 확보할 수 있는 효과가 있다.
Int. CL G06F 11/10 (2006.01) H04L 1/00 (2006.01)
CPC
출원번호/일자 1020120038034 (2012.04.12)
출원인 서울과학기술대학교 산학협력단
등록번호/일자 10-1191673-0000 (2012.10.10)
공개번호/일자
공고번호/일자 (20121017) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.04.12)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 서울과학기술대학교 산학협력단 대한민국 서울특별시 노원구

발명자

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번호 이름 국적 주소
1 이승은 대한민국 서울 강서구

대리인

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번호 이름 국적 주소
1 김정현 대한민국 서울특별시 강남구 역삼로 ***, *층 (역삼동, 신명빌딩)(한맥국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울과학기술대학교 산학협력단 서울특별시 노원구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.04.12 수리 (Accepted) 1-1-2012-0290932-13
2 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)		 2012.07.11 수리 (Accepted) 1-1-2012-0555257-95
3 선행기술조사의뢰서
Request for Prior Art Search		 2012.07.20 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2012.08.03 수리 (Accepted) 9-1-2012-0062301-30
5 의견제출통지서
Notification of reason for refusal		 2012.08.08 발송처리완료 (Completion of Transmission) 9-5-2012-0462424-12
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.09.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0732259-38
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.09.11 수리 (Accepted) 1-1-2012-0732260-85
8 등록결정서
Decision to grant		 2012.09.26 발송처리완료 (Completion of Transmission) 9-5-2012-0572245-37
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.06.23 수리 (Accepted) 4-1-2015-5084292-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.08.20 수리 (Accepted) 4-1-2015-5111449-53
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
송신측 IP(intellectual Property, 지능소자)와 수신측 IP 간에 플릿(flit)을 전달하는 네트워크 인터페이스(Network Interface, NI)를 지원하는 네트워크 온 칩(Network on chip, NOC) 기반 적응적 에러 정정 장치에 있어서,상기 송신측 IP로부터 k(자연수) 비트의 플릿(flit)을 수신하여 n(자연수) 비트의 데이터로 인코딩(encoding)하는 인코더(encoder); 및상기 n 비트의 데이터를 수신하여 상기 k 비트의 플릿으로 디코딩(decoding)하여 출력하고, 상기 n 비트의 데이터에 대한 에러를 정정하기 위한 에러 정정 회로를 포함하는 디코더(decoder)를 포함하되,상기 에러 정정 회로는 상기 수신된 데이터의 비트수(n)에 따라 가변적인 에러 정정 능력(error correction capability)을 갖는 t(자연수) 비트의 적응적 에러 정정 코드(error correction code)를 적용하고, 상기 수신된 데이터의 비트수(n)에 비례하는 에러 정정 능력을 갖고, 상기 수신된 데이터의 비트수(n)에 비례하는 비트수를 갖는 t비트 에러 정정 코드를 적용하는 회로인 것임을 특징으로 하는 네트워크 온 칩 기반 적응적 에러 정정 장치
2 2
삭제
3 3
제1항에 있어서,상기 에러 정정 장치는 OLSC(Orthogonal Latin Square Codes)를 기반으로 이루어지는 것임을 특징으로 하는 네트워크 온 칩 기반 적응적 에러 정정 장치
4 4
제3항에 있어서,상기 인코더는 상기 k비트의 플릿이 입력단에 입력되는 제1 배타적 논리합(exclusive OR) 게이트인 것을 특징으로 하는 네트워크 온 칩 기반 적응적 에러 정정 장치
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제4항에 있어서,상기 디코더는, 상기 k 비트의 플릿 중 일부 비트와 에러 정정을 위한 체크 비트가 입력되는 하나 이상의 제2 배타적 논리합 게이트와,상기 제2 배타적 논리합 게이트에서 출력되는 신호가 입력되고, 입력된 신호 중, 입력의 과반수를 초과하는 비트가 하이레벨인 경우 하이레벨 값을 출력하고, 입력의 과반수를 초과하는 비트가 로우레벨인 경우 로우레벨 값을 출력하는 다수결 판정기(Majority Voter)를 포함하는 것을 특징으로 하는 네트워크 온 칩 기반 적응적 에러 정정 장치
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2 US8898554 US 미국 DOCDBFAMILY
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