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실질적으로 동일한 복수개의 스테이지가 케스케이드 연결된 리던던트(Redundant) 쉬프트레지스터의 스테이지로서, 입력신호를 수신하여 소정 시간만큼 지연시켜 출력하는 제1 지연회로와, 상기 제1 지연회로와 동일한 구성 및 기능을 가진 제2 지연회로와, 상기 제1 및 제2 지연회로의 서로 대응되는 특정 노드의 전압레벨을 검출하고, 상기 서로 대응되는 특정 노드의 전압이 하나라도 소정레벨 이상일 경우 출력신호를 발생시키는 출력제어부를 포함하는 액정표시소자의 쉬프트레지스터
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동일한 복수개의 스테이지가 케스케이드 연결되고, 제1 및 2 3상 클럭신호를 사용하는 리던던트(Redundant) 쉬프트레지스터의 스테이지로서, 입력신호를 수신하여 소정레벨의 전압으로 프리차지시키는 제1 입력부와, 상기 제2 3상 클럭신호를 수신하여 상기 프리차지된 전압에 의해 상기 입력신호보다 소정시간 만큼 지연된 신호를 출력하는 제1 출력부와, 상기 제1 3상클럭신호와 VDD전압을 수신하여 입력신호가 공급될 동안 상기 제1 출력부의 출력이 발생되지 않도록 하는 제1 중간부를 포함하는 제1 지연회로와, 상기 제1 지연회로와 동일한 구성을 가지고, 동일한 입출력을 가지도록 제2 입력부와, 제2 중간부와, 제2 출력부를 가진 제2 지연회로와, 상기 제1 입력부 및 제2 입력부의 출력노드의 전압이 하나라도 소정레벨 이상일 경우 출력신호를 발생시키는 출력제어부를 포함하는 액정표시소자의 쉬프트레지스터
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3
제 2 항에 있어서, 상기 제1 지연회로는 입력신호가 게이트와 드레인에 동시에 공급되는 제1 트랜지스터와, 드레인이 상기 제1 트랜지스터의 소오스에 연결되고, 소오스가 접지된 제2 트랜지스터와, 게이트가 상기 제1 3상클럭을 받고, 드레인에 소정레벨의 전압이 공급되는 제3 트랜지스터와, 게이트에 입력신호가 공급되고, 드레인이 상기 제3 트랜지스터의 소오스 및 상기 제2 트랜지스터의 게이트에 연결되며, 소오스가 접지된 제4 트랜지스터와, 상기 제4 트랜지스터와 병렬연결된 커패시터와, 게이트가 상기 제1 트랜지스터의 소오스에 연결되고, 드레인이 상기 제2 3상클럭신호를 받는 제5 트랜지스터와, 드레인이 상기 제5 트랜지스터의 소오스에 연결되고, 소오스가 접지되며, 게이트가 상기 출력제어부와 연결된 제6 트랜지스터를 포함하는 액정표시소자의 쉬프트레지스터
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4
제 2 항에 있어서, 상기 제2 지연회로는 입력신호가 게이트와 드레인에 동시에 공급되는 제7 트랜지스터와, 드레인이 상기 제7 트랜지스터의 소오스에 연결되고, 소오스가 접지된 제8 트랜지스터와, 게이트가 상기 제1 3상클럭신호를 받고, 드레인에 소정레벨의 전압이 공급되는 제9 트랜지스터와, 게이트에 입력신호가 공급되고, 드레인이 상기 제9 트랜지스터의 소오스 및 상기 제8 트랜지스터의 게이트에 연결되며, 소오스가 접지된 제10 트랜지스터와, 상기 제10 트랜지스터와 병렬연결된 커패시터와, 게이트가 상기 제7 트랜지스터의 소오스에 연결되고, 드레인이 상기 제2 3상클럭신호를 받는 제11 트랜지스터와, 드레인이 상기 제11 트랜지스터의 소오스에 연결되고, 소오스가 접지되며, 게이트가 상기 출력제어부와 연결된 제12 트랜지스터를 포함하는 액정표시소자의 쉬프트레지스터
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5
제 2 항에 있어서, 상기 출력제어부는 게이트에 상기 제1 3상클럭신호가 공급되고, 드레인에 소정레벨의 전압이 공급되는 제13 트랜지스터와, 게이트가 상기 제1 트랜지스터의 소오스에 연결되고, 드레인이 상기 제13 트랜지스터의 소오스에 연결되며, 소오스가 접지된 제14 트랜지스터와, 드레인이 상기 제13 트랜지스터의 소오스에 연결되며, 게이트가 제7 트랜지스터의 소오스에 연결되며, 소오스가 접지된 제15 트랜지스터와, 상기 제14 및 15 트랜지스터와 병렬연결된 콘덴서를 포함하는 액정표시소자의 쉬프트레지스터
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| 6 |
6
동일한 복수개의 스테이지가 케스케이드 연결되고, 제1 및 2 3상 클럭신호를 사용하는 리던던트(Redundant) 쉬프트레지스터의 스테이지로서, 입력신호를 수신하여 소정레벨의 전압으로 프리차지시키는 제1 입력부와, 상기 제2 3상 클럭신호를 수신하여 상기 프리차지된 전압에 의해 상기 입력신호보다 소정시간 만큼 지연된 신호를 출력하는 제1 출력부와, 상기 제1 3상클럭신호와 VDD전압을 수신하여 입력신호가 공급될 동안 상기 제1 출력부의 출력이 발생되지 않도록 하는 제1 중간부를 포함하는 제1 지연회로와, 상기 제1 지연회로와 동일한 구성을 가지고, 동일한 입출력을 가지도록 제2 입력부와, 제2 중간부와, 제2 출력부를 가진 제2 지연회로와, 상기 제1 중간부 및 제2 중간부의 출력노드의 전압이 하나라도 소정레벨 이하일 경우 출력신호를 발생시키는 출력제어부를 포함하는 액정표시소자의 쉬프트레지스터
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7
제 6 항에 있어서, 상기 제1 지연회로는 입력신호가 게이트와 드레인에 일방향으로 공급되는 제1 트랜지스터와, 드레인이 상기 제1 트랜지스터의 소오스에 연결되고, 소오스가 접지된 제2 트랜지스터와, 게이트가 상기 제1 3상클럭신호를 받고, 드레인에 소정레벨의 전압이 공급되는 제3 트랜지스터와, 게이트에 입력신호가 공급되고, 드레인이 상기 제3 트랜지스터의 소오스 및 상기 제2 트랜지스터의 게이트에 연결되며, 소오스가 접지된 제4 트랜지스터와, 상기 제4 트랜지스터와 병렬연결된 커패시터와, 게이트가 상기 제1 트랜지스터의 소오스에 연결되고, 드레인이 상기 제2 3상클럭신호를 받는 제5 트랜지스터와, 드레인이 상기 제5 트랜지스터의 소오스에 연결되고, 소오스가 접지되며, 게이트가 상기 출력제어부와 연결된 제6 트랜지스터를 포함하는 액정표시소자의 쉬프트레지스터
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8
제 6 항에 있어서, 상기 제2 지연회로는 입력신호가 게이트와 드레인에 일방향으로 공급되는 제7 트랜지스터와, 드레인이 상기 제7 트랜지스터의 소오스에 연결되고, 소오스가 접지된 제8 트랜지스터와, 게이트가 상기 제1 3상클럭신호를 받고, 드레인에 소정레벨의 전압이 공급되는 제9 트랜지스터와, 게이트에 입력신호가 공급되고, 드레인이 상기 제9 트랜지스터의 소오스 및 상기 제8 트랜지스터의 게이트에 연결되며, 소오스가 접지된 제10 트랜지스터와, 상기 제10 트랜지스터와 병렬연결된 커패시터와, 게이트가 상기 제7 트랜지스터의 소오스에 연결되고, 드레인이 상기 제2 3상클럭신호를 받는 제11 트랜지스터와, 드레인이 상기 제11 트랜지스터의 소오스에 연결되고, 소오스가 접지되고, 게이트가 상기 출력제어부와 연결된 제12 트랜지스터를 포함하는 액정표시소자의 쉬프트레지스터
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제 6 항에 있어서, 상기 출력제어부는 게이트가 제3 트랜지스터의 소오스에 연결되고, 드레인에 소정레벨의 전압이 공급되는 제16 트랜지스터와, 게이트가 제9 트랜지스터의 소오스에 연결되고, 드레인이 상기 제16 트랜지스터의 소오스에 연결되는 제17 트랜지스터와, 게이트에 입력신호가 공급되고, 드레인이 제17 트랜지스터의 소오스에 연결되며, 소오스가 접지된 제18 트랜지스터와, 상기 제18 트랜지스터와 병렬연결된 콘덴서를 포함하는 액정표시소자의 쉬프트레지스터
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9
제 6 항에 있어서, 상기 출력제어부는 게이트가 제3 트랜지스터의 소오스에 연결되고, 드레인에 소정레벨의 전압이 공급되는 제16 트랜지스터와, 게이트가 제9 트랜지스터의 소오스에 연결되고, 드레인이 상기 제16 트랜지스터의 소오스에 연결되는 제17 트랜지스터와, 게이트에 입력신호가 공급되고, 드레인이 제17 트랜지스터의 소오스에 연결되며, 소오스가 접지된 제18 트랜지스터와, 상기 제18 트랜지스터와 병렬연결된 콘덴서를 포함하는 액정표시소자의 쉬프트레지스터
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