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다결정화 방법과 이를 이용한 액정표시장치 제조방법

  • 기술번호 : KST2015024127
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 비정질 실리콘의 결정화 후 다결정 실리콘층 상에 존재하는 미반응 금속의 전기적 극성을 중성화시키는 다결정화 방법 및 이를 이용한 박막트랜지스터 및 액정표시장치 제조방법에 관한 것으로서, 본 발명에 따른 다결정화 방법은 절연기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 금속박막층을 형성하는 단계와, 상기 금속 박막층상의 좌우 소정영역에 전극을 형성하는 단계와, 상기 전극에 전계를 인가함과 동시에 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와, 상기 다결정 실리콘층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상의 다결정 실리콘층에 상응하는 영역에 도판트를 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 다결정 실리콘 박막트랜지스터, 전계인가 금속유도결정화
Int. CL G02F 1/136 (2006.01)
CPC G02F 1/13439(2013.01) G02F 1/13439(2013.01) G02F 1/13439(2013.01) G02F 1/13439(2013.01) G02F 1/13439(2013.01)
출원번호/일자 1020010027622 (2001.05.21)
출원인 엘지디스플레이 주식회사
등록번호/일자 10-0525435-0000 (2005.10.25)
공개번호/일자 10-2002-0088275 (2002.11.27) 문서열기
공고번호/일자 (20051102) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2001.05.21)
심사청구항수 16

출원인

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번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구

발명자

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번호 이름 국적 주소
1 김빈 대한민국 서울특별시양천구
2 김해열 대한민국 경기도안양시동안구
3 배종욱 대한민국 서울특별시양천구

대리인

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번호 이름 국적 주소
1 심창섭 대한민국 서울특별시 송파구 올림픽로 **, 현대빌딩 *층 (잠실동)(KBK특허법률사무소)
2 김용인 대한민국 서울특별시 송파구 올림픽로 ** (잠실현대빌딩 *층)(특허법인(유한)케이비케이)

최종권리자

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번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2001.05.21 수리 (Accepted) 1-1-2001-0117106-78
2 선행기술조사의뢰서
Request for Prior Art Search
2003.04.18 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2003.05.19 수리 (Accepted) 9-1-2003-0018866-26
4 의견제출통지서
Notification of reason for refusal
2003.05.20 발송처리완료 (Completion of Transmission) 9-5-2003-0181265-79
5 의견서
Written Opinion
2003.07.14 수리 (Accepted) 1-1-2003-0255777-55
6 명세서 등 보정서
Amendment to Description, etc.
2003.07.14 보정승인 (Acceptance of amendment) 1-1-2003-0255778-01
7 거절결정서
Decision to Refuse a Patent
2004.01.24 발송처리완료 (Completion of Transmission) 9-5-2004-0020519-29
8 명세서 등 보정서 (심사전치)
Amendment to Description, etc(Reexamination)
2004.02.18 보정승인 (Acceptance of amendment) 7-1-2004-5004016-88
9 심사전치출원의 심사결과보고서
Notice of Result of Reexamination
2004.04.28 발송처리완료 (Completion of Transmission) 9-5-2004-0159593-13
10 등록결정서
Decision to grant
2005.09.30 발송처리완료 (Completion of Transmission) 9-5-2005-0491759-28
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2008.04.18 수리 (Accepted) 4-1-2008-5061241-15
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2010.12.21 수리 (Accepted) 4-1-2010-5241074-12
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2011.10.04 수리 (Accepted) 4-1-2011-5199065-15
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2011.12.29 수리 (Accepted) 4-1-2011-5262372-95
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번호 청구항
1 1
절연기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 금속박막층을 형성하는 단계; 상기 금속 박막층상의 좌우 소정영역에 전극을 형성하는 단계; 상기 전극에 전계를 인가함과 동시에 기판을 열처리하여 상기 비정질 실리콘층을 결정화하는 단계; 상기 비정질 실리콘층을 결정화한 후, 섬 모양의 반도체층을 형성하는 공정과, 상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계; 상기 반도체층 전면에 도판트를 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다결정화 방법
2 2
제 1 항에 있어서, 상기 금속박막층의 두께는 1
3 3
제 1 항에 있어서, 상기 금속박막층은 크롬(Cr), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 중 어느 하나로 형성하는 것을 특징으로 하는 다결정화 방법
4 4
제 1 항에 있어서, 상기 전극은 몰리브덴(Mo), 그라파이트(Graphite) 중 어느 하나로 형성하는 것을 특징으로 하는 다결정화 방법
5 5
제 1 항에 있어서, 상기 비정질 실리콘을 결정화하는 단계는, 상기 전극에 인가되는 전압이 30∼100V/cm, 인가하는 시간은 15분∼2시간, 열처리 온도는 300∼580℃의 범위에서 이루어지는 것을 특징으로 하는 다결정화 방법
6 6
제 1 항에 있어서, 상기 도판트는 다결정 실리콘층 상에 잔류하는 미반응 금속의 전기적 극성에 따라 n- 또는 p-형 도판트를 각각 주입하는 것을 특징으로 하는 다결정화 방법
7 7
제 6 항에 있어서, 상기 n-형 도판트는 인(P)이고, 상기 p-형 도판트는 붕소(B)인 것을 특징으로 하는 다결정화 방법
8 8
제 1 기판과 제 2 기판을 준비하는 공정과, 상기 제 1 기판 상에 버퍼층을 형성하는 공정과, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 공정과, 상기 비정질 실리콘층 상에 금속박막층을 형성하는 공정과, 상기 금속박막층상의 좌우 소정영역에 전극을 형성하는 공정과, 상기 전극에 전계를 인가함과 동시에 기판을 열처리하여 상기 비정질 실리콘층을 결정화하는 공정과, 상기 비정질 실리콘층을 결정화한 후, 섬 모양의 반도체층을 형성하는 공정과, 상기 반도체층을 포함한 전면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상의 반도체층에 상응하는 영역에 도판트를 주입하는 공정과, 상기 게이트 절연막 상의 소정부위에 게이트 전극 및 게이트 라인들을 형성하는 공정과, 상기 반도체층에 이온을 도핑하여 소스/드레인 영역을 형성하는 공정과, 상기 반도체층을 활성화시키는 공정과, 상기 반도체층과 게이트 전극 상에 층간절연막을 형성한 후, 상기 소스/드레인 영역의 일부를 노출시키는 공정과, 상기 노출된 반도체층과 연결되도록 소스/드레인 전극 및 데이터 라인들을 형성하는 공정과, 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 공정과, 상기 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 액정표시장치 제조방법
9 9
제 8 항에 있어서, 상기 금속박막층의 두께는 1
10 10
제 8 항에 있어서, 상기 금속박막층은 크롬(Cr), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 중 어느 하나로 형성하는 것을 특징으로 하는 액정표시장치 제조방법
11 11
제 8 항에 있어서, 상기 전극은 몰리브덴(Mo), 그라파이트(Graphite) 중 어느 하나로 형성하는 것을 특징으로 하는 액정표시장치 제조방법
12 12
제 8항에 있어서, 상기 비정질 실리콘을 결정화하는 단계는 상기 전극에 인가되는 전압이 30-100V/cm, 인가하는 시간이 15분∼2시간, 열처리 온도는 300∼580℃의 범위에서 이루어지는 것을 특징으로 하는 액정표시장치 제조방법
13 13
제 8 항에 있어서, 상기 도판트는 다결정 실리콘층 상에 잔류하는 미반응 금속의 전기적 극성에 따라 n- 또는 p-형 도판트를 각각 주입하는 것을 특징으로 하는 액정표시장치 제조방법
14 14
제 13 항에 있어서, 상기 n-형 도판트는 인(P)이고, 상기 p-형 도판트는 붕소(B)인 것을 특징으로 하는 액정표시장치 제조방법
15 15
제 8 항에 있어서, 상기 소스/드레인 전극은 AlNd, Mo의 이중층으로 형성하는 것을 특징으로 하는 액정표시장치 제조방법
16 16
제 8 항에 있어서, 상기 소스/드레인 전극을 포함한 전면에 실리콘 질화막과 BCB의 이중절연막을 형성하는 공정과, 상기 이중절연막을 일부 식각하여 드레인 전극을 노출시켜서 상기 화소전극과 전기적으로 연결하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 액정표시장치 제조방법
17 16
제 8 항에 있어서, 상기 소스/드레인 전극을 포함한 전면에 실리콘 질화막과 BCB의 이중절연막을 형성하는 공정과, 상기 이중절연막을 일부 식각하여 드레인 전극을 노출시켜서 상기 화소전극과 전기적으로 연결하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 액정표시장치 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.