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ＬＤＤ구조의 ＣＭＯＳ 다결정 실리콘 박막트랜지스터의제조방법

  • 기술번호 : KST2015024583
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 절연기판 상에 버퍼층 및 비정질 실리콘층을 순서대로 적층하는 단계; 상기 비정질 실리콘을 N2 분위기하에서 400 내지 500℃ 온도에서 2시간 동안 열처리하여 탈수소화 및 결정화 한 후, 패터닝하여 제1 반도체층 및 제2 반도체층을 형성하는 단계; 상기 제1 반도체층의 소정 영역만 1012~ 9×1012, 9×1013 ~ 1014 원자개수/㎠ 의 도핑 농도를 가지는 n-도핑(LDD도핑)을 행하고 활성화하는 단계; 상기 제1 반도체층의 LDD도핑층 중 일부영역 및 미도핑영역 위에 게이트 절연막과 게이트 전극을 순차적으로 형성시킨 후, 1015 원자개수/㎠의 도핑 농도를 가지는 n+ 도핑을 행하여 제1 소스/드레인 영역을 형성하는 단계; 상기 제2 반도체층의 소정 영역 위에 게이트 절연막과 게이트 전극을 순차적을 형성시킨 후, p+도핑을 행하여 제2 소스/드레인 영역을 형성하는 단계; 상기 제1 및 제2 소스/드레인 영역을 활성화하는 단계; 상기 제1 및 제2 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 GOLDD구조의 CMOS형 박막트랜지스터 제조방법에 관한 것으로서,본 발명은 LDD도핑 영역사이, 도핑영역과 채널층 사이, 및 반도체층 전체영역사이에 결정립 특성의 차이가 없어 누설전류 저하 등 우수한 소자의 특성과 균일도 특성을 구비한 GOLDD구조의 CMOS 다결정 실리콘 박막트랜지스터를 제공한다. 박막트랜지스터, 다결정 실리콘, CMOS, LDD
Int. CL G02F 1/1368 (2000.01)
CPC G02F 1/13439(2013.01) G02F 1/13439(2013.01) G02F 1/13439(2013.01)
출원번호/일자 1020010058741 (2001.09.21)
출원인 엘지디스플레이 주식회사
등록번호/일자 10-0815894-0000 (2008.03.17)
공개번호/일자 10-2003-0025611 (2003.03.29) 문서열기
공고번호/일자 (20080321) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.07.05)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구

발명자

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번호 이름 국적 주소
1 김기종 대한민국 경상북도구미시진
2 황의훈 대한민국 경상북도구미시진

대리인

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번호 이름 국적 주소
1 심창섭 대한민국 서울특별시 송파구 올림픽로 **, 현대빌딩 *층 (잠실동)(KBK특허법률사무소)
2 김용인 대한민국 서울특별시 송파구 올림픽로 ** (잠실현대빌딩 *층)(특허법인(유한)케이비케이)

최종권리자

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번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2001.09.21 수리 (Accepted) 1-1-2001-0243249-65
2 명세서등보정서
Amendment to Description, etc.		 2006.07.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0482665-12
3 출원심사청구서
Request for Examination		 2006.07.05 수리 (Accepted) 1-1-2006-0482666-68
4 선행기술조사의뢰서
Request for Prior Art Search		 2007.02.09 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2007.03.13 수리 (Accepted) 9-1-2007-0015685-93
6 의견제출통지서
Notification of reason for refusal		 2007.05.29 발송처리완료 (Completion of Transmission) 9-5-2007-0293203-46
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.07.26 수리 (Accepted) 1-1-2007-0545081-15
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.07.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0545076-86
9 최후의견제출통지서
Notification of reason for final refusal		 2007.10.04 발송처리완료 (Completion of Transmission) 9-5-2007-0536240-14
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.12.03 수리 (Accepted) 1-1-2007-0869702-70
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.12.03 보정승인 (Acceptance of amendment) 1-1-2007-0869700-89
12 등록결정서
Decision to grant		 2008.02.28 발송처리완료 (Completion of Transmission) 9-5-2008-0109810-69
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.04.18 수리 (Accepted) 4-1-2008-5061241-15
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.12.21 수리 (Accepted) 4-1-2010-5241074-12
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.10.04 수리 (Accepted) 4-1-2011-5199065-15
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.12.29 수리 (Accepted) 4-1-2011-5262372-95
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
절연기판 상에 버퍼층 및 비정질 실리콘층을 순서대로 적층하는 단계;상기 비정질 실리콘을 N2 분위기하에서 400 내지 500℃ 온도에서 2시간 동안 열처리하여 탈수소화 및 결정화 한 후, 패터닝하여 제1 반도체층 및 제2 반도체층을 형성하는 단계;상기 제1 반도체층의 소정 영역만 1012~ 9×1012, 9×1013 ~ 1014 원자개수/㎠ 의 도핑 농도를 가지는 n-도핑(LDD도핑)을 행하고 활성화하는 단계; 상기 제1 반도체층의 LDD도핑층 중 일부영역 및 미도핑영역 위에 게이트 절연막과 게이트 전극을 순차적으로 형성시킨 후, 1015 원자개수/㎠의 도핑 농도를 가지는 n+ 도핑을 행하여 제1 소스/드레인 영역을 형성하는 단계;상기 제2 반도체층의 소정 영역 위에 게이트 절연막과 게이트 전극을 순차적을 형성시킨 후, p+도핑을 행하여 제2 소스/드레인 영역을 형성하는 단계;상기 제1 및 제2 소스/드레인 영역을 활성화하는 단계;상기 제1 및 제2 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 CMOS형 박막트랜지스터 제조방법
2 2
절연기판 상에 버퍼층 및 비정질 실리콘층을 순서대로 적층하는 단계;상기 비정질 실리콘을 N2 분위기하에서 400 내지 500℃ 온도에서 2시간 동안 열처리하여 탈수소화한 후, 결정화하여 다결정 실리콘층을 형성하는 단계;상기 다결정 실리콘층을 두 개의 섬모양으로 패터닝하여 제1 반도체층 및 제2 반도체층을 형성하는 단계;상기 기판상에 제1 포토레지스트층을 적층한 후, 상기 제1 반도체층 중 소정의 영역과 상기 제2 반도체층 전영역을 덮도록 패터닝하는 단계;상기 기판 전면에 1012~ 9×1012, 9×1013 ~ 1014 원자개수/㎠ 의 도핑 농도를 가지는 n-도핑(LDD도핑)을 행하여 상기 제1 반도체층에 LDD도핑층 및 채널층을 형성하는 단계;상기 LDD도핑층을 활성화하는 단계;상기 기판 전면에 게이트 절연막, 게이트 전극, 및 제2 포토레지스트층을 적층한 후, 상기 제1 반도체층 상의 LDD도핑층 중 소정 영역과 채널층을 덮도록 패터닝하고, 상기 제2 반도체층의 전영역을 덮도록 패터닝하는 단계;상기 기판 전면에 1015 원자개수/㎠의 도핑 농도를 가지는 n+도핑을 행하여 상기 제1 반도체층에 제1 소스/드레인 영역을 형성하는 단계;상기 기판 전면에 제3 포토레지스트층을 적층한 후, 상기 제1 반도체층의 전영역을 덮도록 패터닝하고, 상기 제2 반도체층의 소정 영역을 덮도록 패터닝하는 단계;상기 기판 전면에 p+도핑을 행하여 상기 제2 반도체층에 제2 소스/드레인 영역을 형성하는 단계;상기 제1 및 제2 소스/드레인 영역을 활성화하는 단계;기판전면에 층간절연막을 형성한 후, 상기 제1 및 제2 소스/드레인 영역의 소정부위가 드러나도록 콘택홀을 형성하는 단계;상기 콘택홀을 통해 상기 제1 및 제2 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 CMOS형 박막트랜지스터 제조방법
3 3
삭제
4 4
제 1항 또는 제 2항에 있어서, 상기 게이트 전극 또는 소스/드레인 전극은 AlNd, Mo, 또는 AlNd와 Mo의 이중층으로 이루어진 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법
5 5
제 1항 또는 제 2항에 있어서, 상기 LDD 도핑층의 도핑 물질은 인(P)인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법
6 6
삭제
7 7
삭제
8 8
제 1항 또는 제 2항에 있어서, 상기 제2 소스/드레인 영역의 p+ 도핑시 도핑 물질은 붕소(B)인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법
9 9
제 1항 또는 제 2항에 있어서, 상기 제2 소스/드레인 영역의 p+ 도핑시 도핑 농도는 1015 원자개수/cm2 인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법
10 9
제 1항 또는 제 2항에 있어서, 상기 제2 소스/드레인 영역의 p+ 도핑시 도핑 농도는 1015 원자개수/cm2 인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.