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투명 기판과; 상기 투명 기판 상에 형성된 게이트 전극과; 상기 게이트 전극 상부에 형성된 게이트 절연막과; 상기 게이트 절연막 상부의 게이트 전극을 덮는 위치에 형성되며, 중앙부를 채널 영역으로 하여, 그 양측부에 위치하는 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층 및 이 오믹 콘택층과 연결되어, 상기 채널 영역에 위치하며, 상기 불순물 비정질 실리콘을 보상도핑 처리한 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층을 가지는 반도체층과; 상기 오믹 콘택층 상부에 위치하며, 상기 채널 영역을 사이에 두고 서로 일정간격 이격된 소스 및 드레인 전극 을 포함하는 박막트랜지스터
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제 1 항에 있어서, 상기 액티브층은 오믹 콘택층보다 일정 두께로 얇은 박막트랜지스터
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제 2 항에 있어서, 상기 오믹 콘택층은 1,000Å의 두께를 가지며, 상기 액티브층은 500Å의 두께를 가지는 박막트랜지스터
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제 1 항에 있어서, 상기 액티브층과 게이트 절연막 간의 계면에서 채널이 이루어지는 박막트랜지스터
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제 1 항에 의한 박막트랜지스터를 포함하는 액정표시장치
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게이트 전극과, 상기 게이트 전극을 덮는 게이트 절연막이 형성된 기판을 구비하는 단계와; 상기 게이트 절연막 상부의 상기 게이트 전극을 덮는 위치에서, 중앙부가 채널 영역으로 정의된 불순물 비정질 실리콘(n+ a-Si:H)층을 증착하는 단계와; 상기 불순물 비정질 실리콘층 상부에서, 상기 채널 영역을 사이에 두고 서로 일정간격 이격되는 소스 및 드레인 전극 패턴을 형성하는 단계와; 상기 소스 및 드레인 전극 패턴을 마스크로 하여 상기 채널 영역을 일정 두께로 식각하고, 상기 불순물 비정질 실리콘층을 순수 비정질 실리콘(a-Si:H)층으로 보상도핑 처리하여, 상기 소스 및 드레인 전극 패턴과 대응되는 불순물 비정질 실리콘층을 오믹 콘택층으로, 상기 순수 비정질 실리콘층을 액티브층으로 하는 반도체층을 완성하는 단계와; 상기 소스 및 드레인 전극 패턴을 소스 및 드레인 전극으로 형성하는 단계 를 포함하는 박막트랜지스터의 제조방법
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제 6 항에 있어서, 상기 보상도핑 처리단계에서는, 3족 원소로 이온 도핑하는 단계인 박막트랜지스터의 제조방법
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제 6 항에 있어서, 상기 불순물 비정질 실리콘층을 증착하는 단계에서, 반응 가스는 포스핀(PH3)이며, 상기 포스핀의 농도는 1~2%이며, 이온 도즈량은 1×10E22/㎤인 박막트랜지스터의 제조방법
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제 7 항에 있어서, 상기 3족 원소는 붕소(B)이며, 상기 보상도핑 단계에서의 가속 전압은 40 KeV ~ 50 KeV이고, 이온 도즈량은 1×10E16/㎤인 박막트랜지스터의 제조방법
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제 6 항에 있어서, 상기 불순물 실리콘층의 증착두께는 1,000Å이며, 상기 불순물 실리콘층을 채널 영역에서 일정두께로 식각하는 단계에서, 상기 식각된 불순물 실리콘층의 두께는 500Å인 박막트랜지스터의 제조방법
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제 6 항에 있어서, 상기 소스 및 드레인 전극 패턴은 소스 및 드레인 전극 물질을 증착하는 단계와, 상기 소스 및 드레인 전극 물질 상부에 포토레지스트를 도포하고, 그 상부에 소스 및 드레인 전극 패턴을 오픈 영역으로 하는 마스크를 배치하는 단계와, 노광, 현상, 식각 과정을 거쳐 상기 포토레지스트 및 그 하부의 소스 및 드레인 전극물질을 소스 및 드레인 전극 패턴으로 형성하는 단계를 포함하는 박막트랜지스터의 제조방법
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제 11 항에 있어서, 상기 소스 및 드레인 전극을 형성하는 단계는, 상기 소스 및 드레인 전극 패턴에서 포토레지스트 패턴을 스트립(strip)하는 단계를 포함하는 박막트랜지스터의 제조방법
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제 11 항에 있어서, 상기 소스 및 드레인 전극을 형성하는 단계는, 상기 소스 및 드레인 전극 패턴에서 포토레지스트 패턴을 스트립(strip)하는 단계를 포함하는 박막트랜지스터의 제조방법
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