맞춤기술찾기

홈으로 가기
맞춤기술찾기
이전대상기술
프린트하기

이전대상기술

로딩이펙트 방지를 위한 박막트랜지스터 어레이 기판 및그 제조방법

  • 기술번호 : KST2015025747
  • 담당센터 :
  • 전화번호 :
상담신청 PDF 받기
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 제조공정 중에 액티브 영역 사이에 등전위패턴을 형성하여 로딩이펙트를 방지할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. 본 발명에 따른 박막트랜지스터 어레이 기판은 기판과, 기판 위에 형성되는 다수의 박막트랜지스터들과 상기 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널과, 박막트랜지스터 어레이 패널과 등전위를 이루도록 기판의 가장자리에 형성되는 등전위패턴을 구비하는 것을 특징으로 한다. 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 위에 형성되는 다수의 박막트랜지스터들과 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널을 마련하는 단계와, 박막트랜지스터 어레이 패널과 등전위를 이루도록 기판의 가장자리에 등전위 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
Int. CL G02F 1/1345 (2006.01)
CPC G02F 1/13458(2013.01) G02F 1/13458(2013.01) G02F 1/13458(2013.01) G02F 1/13458(2013.01) G02F 1/13458(2013.01)
출원번호/일자 1020020060980 (2002.10.07)
출원인 엘지디스플레이 주식회사
등록번호/일자 10-0482343-0000 (2005.03.31)
공개번호/일자 10-2004-0031513 (2004.04.13) 문서열기
공고번호/일자 (20050414) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2002.10.07)
심사청구항수 11

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 김현태 대한민국 경상북도포항시남구
2 신철상 대한민국 충청남도천안시

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 김영호 대한민국 서울특별시 강남구 테헤란로**길 **, *층 (삼성동, 감령빌딩)(김영호국제특허법률사무소)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2002.10.07 수리 (Accepted) 1-1-2002-0328612-97
2 선행기술조사의뢰서
Request for Prior Art Search		 2004.05.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2004.06.11 수리 (Accepted) 9-1-2004-0033397-56
4 의견제출통지서
Notification of reason for refusal		 2004.06.29 발송처리완료 (Completion of Transmission) 9-5-2004-0256014-08
5 의견서
Written Opinion		 2004.08.30 수리 (Accepted) 1-1-2004-0390248-37
6 명세서 등 보정서
Amendment to Description, etc.		 2004.08.30 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2004-0390247-92
7 등록결정서
Decision to grant		 2005.01.28 발송처리완료 (Completion of Transmission) 9-5-2005-0042079-81
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.04.18 수리 (Accepted) 4-1-2008-5061241-15
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.12.21 수리 (Accepted) 4-1-2010-5241074-12
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.10.04 수리 (Accepted) 4-1-2011-5199065-15
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.12.29 수리 (Accepted) 4-1-2011-5262372-95
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판과, 상기 기판 위에 형성되는 다수의 박막트랜지스터들과 상기 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널과, 상기 박막트랜지스터 어레이 패널과 등전위를 이루도록 상기 기판의 가장자리에 형성되는 등전위패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판
2 2
제 1 항에 있어서, 상기 등전위패턴은, 상기 박막트랜지스터 어레이 패널의 데이터라인과 나란한 다수의 스트라이프 패턴들을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판
3 3
제 2 항에 있어서, 상기 등전위패턴들 각각의 폭은 상기 데이터라인의 패턴 폭과 동일한 것을 특징으로 하는 박막트랜지스터 어레이 기판
4 4
제 2 항에 있어서, 상기 등전위패턴들 각각은 상기 데이터라인과 동일층에 위치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판
5 5
제 2 항에 있어서, 상기 등전위패턴의 재질은 소스/드레인 금속층과 동일한 것을 특징으로 하는 박막트랜지스터 어레이 기판
6 6
기판 위에 형성되는 다수의 박막트랜지스터들과 상기 박막트랜지스터에 접속되어 데이터신호를 인가하는 다수의 데이터라인들을 각각 가지는 다수의 박막트랜지스터 어레이 패널을 마련하는 단계와, 상기 박막트랜지스터 어레이 패널과 등전위를 이루도록 상기 기판의 가장자리에 등전위 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법
7 7
제 6 항에 있어서, 상기 등전위패턴은, 상기 데이터라인과 나란한 다수의 스트라이프 패턴들로 이루어진 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법
8 8
제 7 항에 있어서, 상기 등전위패턴들 각각은 상기 데이터라인들의 패턴 폭과 동일한 폭으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법
9 9
제 7 항에 있어서, 상기 등전위패턴은 소스/드레인 금속층과 동일한 재질로 형성된 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법
10 10
제 7 항에 있어서, 상기 등전위패턴들 각각은 상기 데이터라인과 동일층에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법
11 11
제 6 항에 있어서, 기판 상에 상기 데이터라인들, 박막트랜지스터들, 그리고 등전위패턴을 형성하는 단계는 상기 기판 상에 상기 데이터라인과 교차하는 게이트라인, 상기 박막트랜지스터에 포함되는 게이트전극을 포함하는 게이트 패턴들을 형성하는 단계와, 상기 게이트패턴들이 형성된 상기 기판 상에 게이트절연막을 전면 증착하는 단계와, 상기 게이트절연막 상에 상기 박막트랜지스터의 채널을 형성하는 반도체패턴을 형성하는 단계와, 상기 반도체패턴이 형성된 게이트절연막 상에 상기 데이터라인, 상기 박막트랜지스터에 포함되는 소스 및 드레인 전극, 그리고 등전위패턴을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법
12 11
제 6 항에 있어서, 기판 상에 상기 데이터라인들, 박막트랜지스터들, 그리고 등전위패턴을 형성하는 단계는 상기 기판 상에 상기 데이터라인과 교차하는 게이트라인, 상기 박막트랜지스터에 포함되는 게이트전극을 포함하는 게이트 패턴들을 형성하는 단계와, 상기 게이트패턴들이 형성된 상기 기판 상에 게이트절연막을 전면 증착하는 단계와, 상기 게이트절연막 상에 상기 박막트랜지스터의 채널을 형성하는 반도체패턴을 형성하는 단계와, 상기 반도체패턴이 형성된 게이트절연막 상에 상기 데이터라인, 상기 박막트랜지스터에 포함되는 소스 및 드레인 전극, 그리고 등전위패턴을 포함하는 소스/드레인 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.