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박막 트랜지스터의 정전기 방지회로 및 그의 제조 방법

  • 기술번호 : KST2015050263
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 박막 트랜지스터의 정전기 방지회로에 관한 것으로, 특히 단순한 구조를 통해 정전기로부터 소자를 보호할 수 있는 박막 트랜지스터의 정전기 방지회로에 관한 것이다.본 발명은, 기판 상에 서로 평행하도록 일 방향으로 형성된 복수의 게이트 라인; 상기 복수의 게이트 라인으로부터 절연되며, 상기 복수의 게이트 라인에 교차하는 다른 일 방향으로 형성된 반도체층; 상기 복수의 게이트 라인에 대응하고, 상기 복수의 게이트 라인과 교차하도록 형성된 복수의 도전성 패턴; 및 상기 복수의 게이트 라인 및 상기 복수의 도전성 패턴에 대응하고, 상호 교차하는 상기 각 게이트 라인 및 상기 각 도전성 패턴 사이를 전기적으로 연결하는 복수의 연결 패턴을 포함하여 구성되고, 상기 복수의 도전성 패턴은 상호 이격되고, 상기 반도체층에 접속된 것을 특징으로 한다.박막 트랜지스터, 정전기, 등전위, 반도체층
Int. CL H01L 29/786 (2006.01) H01L 27/04 (2006.01)
CPC H01L 27/0248(2013.01) H01L 27/0248(2013.01)
출원번호/일자 1020070120220 (2007.11.23)
출원인 엘지디스플레이 주식회사
등록번호/일자 10-1374111-0000 (2014.03.07)
공개번호/일자 10-2009-0053385 (2009.05.27) 문서열기
공고번호/일자 (20140313) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.11.14)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구

발명자

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번호 이름 국적 주소
1 송인덕 대한민국 경상북도 구미시

대리인

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번호 이름 국적 주소
1 김용인 대한민국 서울특별시 송파구 올림픽로 ** (잠실현대빌딩 *층)(특허법인(유한)케이비케이)
2 박영복 대한민국 서울특별시 강남구 논현로**길 **, *층(역삼동, 삼화빌딩)(특허법인 두성)

최종권리자

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번호 이름 국적 주소
1 엘지디스플레이 주식회사 서울특별시 영등포구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.11.23 수리 (Accepted) 1-1-2007-0844192-54
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.04.18 수리 (Accepted) 4-1-2008-5061241-15
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.12.21 수리 (Accepted) 4-1-2010-5241074-12
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.10.04 수리 (Accepted) 4-1-2011-5199065-15
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.12.29 수리 (Accepted) 4-1-2011-5262372-95
6 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2012.11.14 수리 (Accepted) 1-1-2012-0934975-93
7 선행기술조사의뢰서
Request for Prior Art Search		 2013.06.04 수리 (Accepted) 9-1-9999-9999999-89
8 선행기술조사보고서
Report of Prior Art Search		 2013.07.10 수리 (Accepted) 9-1-2013-0057667-41
9 의견제출통지서
Notification of reason for refusal		 2013.10.29 발송처리완료 (Completion of Transmission) 9-5-2013-0744127-27
10 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2013.12.30 수리 (Accepted) 1-1-2013-1201216-34
11 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2014.01.29 수리 (Accepted) 1-1-2014-0095483-19
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.02.25 수리 (Accepted) 1-1-2014-0184185-73
13 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.02.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0184184-27
14 등록결정서
Decision to grant		 2014.02.28 발송처리완료 (Completion of Transmission) 9-5-2014-0152752-14
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 서로 평행하도록 일 방향으로 형성된 복수의 게이트 라인;상기 복수의 게이트 라인으로부터 절연되며, 상기 복수의 게이트 라인에 교차하는 다른 일 방향으로 형성된 반도체층;상기 복수의 게이트 라인에 대응하고, 상기 복수의 게이트 라인과 교차하도록 형성된 복수의 도전성 패턴; 및상기 복수의 게이트 라인 및 상기 복수의 도전성 패턴에 대응하고, 상호 교차하는 상기 각 게이트 라인 및 상기 각 도전성 패턴 사이를 전기적으로 연결하는 복수의 연결 패턴을 포함하여 구성되고,상기 복수의 도전성 패턴은 상호 이격되고, 상기 반도체층에 접속되는 것을 특징으로 하는 박막 트랜지스터의 정전기 방지회로
2 2
제 1 항에 있어서,상기 복수의 도전성 패턴 중 상호 이웃한 두 개의 도전성 패턴 사이의 이격 영역 하부에 빛이 투과되는 것을 방지하도록 형성된 차광 패턴을 더 포함하고,상기 이격 영역은 상기 복수의 게이트 라인 중 상기 두 개의 도전성 패턴에 대응하는 두 개의 게이트 라인 사이에 구비되는 것을 특징으로 하는 박막 트랜지스터의 정전기 방지회로
3 3
제 2 항에 있어서,상기 차광 패턴은 상기 복수의 게이트 라인과 동일한 층에 형성되는 것을 특징으로 하는 박막 트랜지스터의 정전기 방지회로
4 4
제 1 항에 있어서,상기 복수의 게이트 라인으로부터 연장되어 형성된 복수의 돌출부를 더 포함하고,상기 각 연결 패턴의 일측은 상기 각 게이트 라인 및 상기 각 게이트 라인으로부터 연장된 돌출부 중 어느 하나에 접속되고, 상기 각 연결 패턴의 다른 일측은 상기 하나의 게이트 라인에 교차하는 도전성 패턴에 접속되는 것을 특징으로 하는 박막 트랜지스터의 정전기 방지회로
5 5
삭제
6 6
제 4 항에 있어서,상기 기판 상의 전면에 상기 복수의 게이트 라인을 덮도록 형성되고, 상기 복수의 게이트 라인과 상기 반도체층 사이를 절연하는 절연막; 및상기 절연막 상의 전면에 상기 반도체층 및 상기 복수의 도전성 패턴을 덮도록 형성되는 보호막을 더 포함하고,상기 복수의 연결 패턴은 상기 보호막 상에 형성되며, 상기 복수의 연결 패턴 각각은 상기 하나의 게이트 라인에 교차하는 도전성 패턴의 일부를 노출하도록 상기 보호막이 제거되어 형성된 제 1 컨택홀, 및 상기 하나의 게이트 라인과 그로부터 연장된 돌출부 중 어느 하나의 일부를 노출하도록 상기 절연막과 보호막이 제거되어 형성된 제 2 콘택홀을 통해, 상기 하나의 게이트 라인과 그에 교차하는 도전성 패턴 사이를 전기적으로 연결하는 것을 특징으로 하는 박막 트랜지스터의 정전기 방지회로
7 7
기판 상의 제 1 금속층을 패터닝하여, 서로 평행한 복수의 게이트 라인 및 상기 게이트 라인 사이의 영역에 구비된 차광 패턴을 형성하는 단계;상기 기판 상의 전면에, 상기 복수의 게이트 라인 및 상기 차광 패턴을 덮는 절연막을 형성하는 단계;상기 절연막 상에 반도체물질층 및 제 2 금속층을 차례로 형성하는 단계;상기 반도체물질층 및 제 2 금속층을 패터닝하여, 상기 복수의 게이트 라인과 교차하는 반도체층과, 상기 복수의 게이트 라인에 대응하는 복수의 도전성 패턴을 형성하는 단계;상기 절연막 상의 전면에 상기 반도체층과 상기 복수의 도전성 패턴을 덮는 보호막을 형성하는 단계;상기 보호막을 패터닝하여, 상기 도전성 패턴의 일부를 노출하는 제 1 콘택홀 및 상기 게이트 라인의 일부를 노출하는 제 2 콘택홀을 형성하는 단계; 및상기 보호막 상에 상기 복수의 게이트 라인 및 상기 복수의 도전성 패턴에 대응하는 복수의 연결 패턴을 형성하는 단계를 포함하고,상기 반도체층과 상기 복수의 도전성 패턴을 형성하는 단계에서, 상기 복수의 도전성 패턴 각각은 상기 복수의 게이트 라인 각각과 교차하고 상호 이격되며, 상기 반도체층에 접속되고, 상기 복수의 연결 패턴을 형성하는 단계에서, 상기 복수의 연결 패턴 각각은 상기 제 1 및 제 2 콘택홀을 통해 상호 교차하는 상기 각 게이트 라인 및 상기 각 도전성 패턴 사이를 전기적으로 연결하는 것을 특징으로 하는 박막 트랜지스터의 정전기 방지회로의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.