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다층 칩 패키지

  • 기술번호 : KST2015054349
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요약 본 발명은 다층 칩 패키지에 관한 것이다. 본 발명의 실시예는 캐비티가 형성된 기판, 상기 캐비티가 형성된 영역의 기판에 접합된 제 1 칩, 상기 캐비티가 형성된 영역의 기판에 배치되며, 상기 제 1 칩에 와이어 본딩된 캐비티 패드, 상기 제 1 칩의 상부에 배치되며, 상기 캐비티가 형성되지 않은 영역의 기판에 접합된 제 2 칩 및 상기 캐비티가 형성되지 않은 영역의 기판에 배치되며, 상기 제 2 칩에 와이어 본딩된 상부 패드를 포함하여 된 것이다. 본 발명의 실시예는 실장되는 칩들의 크기나 칩들의 종류에 구애받지 않고, 다층으로 칩 실장이 가능하다. 다층, 반도체 칩, 패키지
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020080082003 (2008.08.21)
출원인 엘지이노텍 주식회사
등록번호/일자 10-0992450-0000 (2010.11.01)
공개번호/일자 10-2010-0023311 (2010.03.04) 문서열기
공고번호/일자 (20101108) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.08.21)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 엘지이노텍 주식회사 대한민국 서울특별시 강서구

발명자

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번호 이름 국적 주소
1 임재청 대한민국 광주광역시 광산구
2 황덕기 대한민국 광주광역시 광산구

대리인

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번호 이름 국적 주소
1 전종일 대한민국 서울특별시 강남구 테헤란로*길 **, 신관 ***호 (역삼동, 과학기술회관)(리더스국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 엘지이노텍 주식회사 대한민국 서울특별시 강서구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2008.08.21 수리 (Accepted) 1-1-2008-0596738-11
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.07.27 수리 (Accepted) 4-1-2009-5146412-87
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2010.02.24 수리 (Accepted) 4-1-2010-5032116-06
4 선행기술조사의뢰서
Request for Prior Art Search
2010.03.16 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search
2010.04.07 수리 (Accepted) 9-1-2010-0020069-99
6 의견제출통지서
Notification of reason for refusal
2010.04.14 발송처리완료 (Completion of Transmission) 9-5-2010-0157316-33
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2010.06.14 수리 (Accepted) 1-1-2010-0379441-36
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2010.06.14 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0379465-21
9 등록결정서
Decision to grant
2010.10.13 발송처리완료 (Completion of Transmission) 9-5-2010-0456720-56
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.10.27 수리 (Accepted) 4-1-2014-0093826-77
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2017.03.08 수리 (Accepted) 4-1-2017-5035901-08
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.07.18 수리 (Accepted) 4-1-2018-5136723-03
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.01.15 수리 (Accepted) 4-1-2020-5011221-01
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번호 청구항
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캐비티가 형성된 기판과; 상기 캐비티가 형성된 영역의 기판에 접합된 제 1 칩과; 상기 캐비티가 형성된 영역의 기판에 배치되며, 상기 제 1 칩에 와이어 본딩된 캐비티 패드와; 상기 캐비티가 형성되지 않은 영역의 기판에 배치되며, 상기 제 2 칩에 와이어 본딩된 상부 패드와; 상기 제 1 칩을 감싸는 제 1 몰드 컴파운드와; 상기 제 1 몰드 컴파운드의 상부에 배치되고, 상기 캐비티가 형성되지 않은 영역의 기판에 접합되며, 도체 재질을 포함하여 상기 캐비티 패드 또는 상기 상부 패드중 적어도 하나의 접지측과 전기적으로 연결된 보강재와; 상기 보강재에 접합된 제 2 칩; 및 상기 제 2 칩을 감싸는 제 2 몰드 컴파운드를 포함하는 다층 칩 패키지
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제8항에 있어서, 상기 제 2 칩에 접합되며, 상기 상부 패드에 와이어 본딩된 제 3 칩을 더 포함하는 것을 특징으로 하는 다층 칩 패키지
10 10
제8항에 있어서, 상기 보강재는 상기 제 1 몰드 컴파운드가 상기 제 2 몰드 컴파운드에 노출되지 않도록 배치된 것을 특징으로하는 다층 칩 패키지
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캐비티가 형성된 영역에 외부로 관통하는 관통홀을 포함하는 기판과; 상기 캐비티가 형성된 영역의 기판에 전기적으로 연결된 제 1 칩과; 상기 캐비티가 형성되지 않은 영역의 기판에 배치되고, 상기 제 1 칩의 상부에 배치되는 제 2 칩과; 상기 캐비티가 형성되지 않은 영역의 기판에 배치되며, 상기 제 2 칩에 와이어 본딩된 상부 패드와; 상기 캐비티가 형성되지 않은 영역의 기판에 배치되고, 상기 제 1 칩과 상기 제 2 칩의 사이에 배치되며 상기 제 2 칩과 접합되고, 도체 재질을 포함하여 상기 제 1 칩 또는 상기 상부 패드중 적어도 하나의 접지측과 전기적으로 연결된 보강재; 및 상기 제 2 칩을 감싸는 몰드 컴파운드를 포함하는 다층 칩 패키지
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제13항에 있어서, 상기 제 1 칩은 솔더 볼 또는 골드 범프를 통해서 상기 캐비티가 형성된 영역의 기판에 전기적으로 연결된 것을 특징으로 하는 다층 칩 패키지
15 15
제13항에 있어서, 상기 제 2 칩에 접합되며, 상기 상부 패드에 와이어 본딩된 제 3 칩을 더 포함하는 것을 특징으로 하는 다층 칩 패키지
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제13항에 있어서, 상기 보강재는 상기 캐비티가 상기 몰드 컴파운드에 노출되지 않도록 배치된 것을 특징으로 하는 다층 칩 패키지
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