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기판 위에 형성되고, 질화물계 반도체로 이루어진 버퍼층;리세스 영역을 구비하고, 상기 버퍼층 위에 형성되는 장벽층;상기 리세스 영역 위에 형성되는 게이트 전극;상기 장벽층 위에 각각 접촉되는 소스 전극 및 드레인 전극; 및상기 장벽층과 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고, 알루미늄 갈륨 나이트라이드로 이루어지는 캡층을 포함하고,상기 리세스 영역은 복수의 식각 영역들을 포함하고, 상기 소스 전극 및 드레인 전극의 사이에 위치하고, 상기 게이트 전극이 차지하는 면적 이하의 면적을 갖도록 형성되고,상기 게이트 전극은 상기 리세스 영역 위에 형성되는 게이트 절연막층을 포함하고,상기 게이트 절연막층은 상기 복수의 식각 영역들의 내부를 채우도록 형성되고,상기 게이트 절연막층은,상기 캡층상에 배치되는 제1영역; 및상기 게이트 절연막층이 상기 복수의 식각 영역들의 내부를 채우도록, 상기 제1영역에서 상기 복수의 식각 영역들 각각으로 돌출되어 형성되는 제2영역을 포함하는 것을 특징으로 하는 질화물 반도체 소자
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제1 항에 있어서,상기 리세스 영역은,상기 복수의 식각 영역들이 불연속적으로 형성되는 것을 특징으로 하는 질화물 반도체 소자
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제2 항에 있어서,상기 리세스 영역은,상기 복수의 식각 영역들이 일정한 패턴으로 배치되는 것을 특징으로 하는 질화물 반도체 소자
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제2 항에 있어서,상기 복수의 식각 영역들 사이의 거리는, 1 내지 100 나노미터인 것을 특징으로 하는 질화물 반도체 소자
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제1 항에 있어서,상기 버퍼층은,상부에 2차원 전자 가스 채널을 구비하고,상기 리세스 영역은,상기 2차원 전자 가스 채널 위 또는 상기 버퍼층의 일부의 깊이까지 형성되는 것을 특징으로 하는 질화물 반도체 소자
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제5 항에 있어서,상기 리세스 영역은, 상기 2차원 전자 가스 채널이 일부 존재하도록 식각되어 형성되는 것을 특징으로 하는 질화물 반도체 소자
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제1 항에 있어서,상기 게이트 절연막층은,실리콘 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드, 및 실리콘 나이트라이드 중 하나 이상으로 이루어지는 것을 특징으로 하는 질화물 반도체 소자
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제1 항 내지 제6항, 제8 항 중 어느 한 항에 있어서,상기 기판은,절연성 기판, 갈륨 나이트라이드 기판, 실리콘 카바이트 기판, 및 실리콘 기판 중 하나로 이루어지는 것을 특징으로 하는 질화물 반도체 소자
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제1 항 내지 제6항, 제8 항 중 어느 한 항에 있어서,상기 버퍼층은,갈륨 나이트라이드로 이루어지고, 두께는 0
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제1 항 내지 제6항, 제8 항 중 어느 한 항에 있어서,상기 장벽층은,알루미늄 갈륨 나이트라이드로 이루어지고, 두께는 0 내지 100 나노미터인 것을 특징으로 하는 질화물 반도체 소자
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기판 위에 버퍼층을 형성하는 단계;상기 버퍼층 위에 장벽층을 형성하는 단계;상기 장벽층 위에 알루미늄 갈륨 나이트라이드를 이용하여 캡층을 형성하는 단계;상기 장벽층 상에 형성된 캡층 위에 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극 및 드레인 전극의 사이의 상기 장벽층 및 상기 캡층에 리세스 영역을 형성하는 단계; 및상기 리세스 영역 위에 게이트 전극을 형성하는 단계;를 포함하고,상기 리세스 영역을 형성하는 단계는,상기 게이트 전극이 차지하는 면적 이하의 면적을 갖도록 상기 리세스 영역을 형성하고,상기 버퍼층의 상부에 존재하는 2차원 전자 가스 채널이 일부 존재하도록 식각하며,상기 게이트 전극을 형성하는 단계는,상기 리세스 영역에 게이트 절연막층을 형성하는 과정; 및상기 게이트 절연막층 위에 상기 게이트 전극을 형성하는 과정을 포함하고,상기 리세스 영역은 복수의 식각 영역들을 포함하고,상기 게이트 절연막층은 상기 복수의 식각 영역들의 내부를 채우도록 형성되고,상기 게이트 절연막층은,상기 캡층상에 배치되는 제1영역; 및상기 게이트 절연막층이 상기 복수의 식각 영역들의 내부를 채우도록, 상기 제1영역에서 상기 복수의 식각 영역들 각각으로 돌출되어 형성되는 제2영역을 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법
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제13 항에 있어서,상기 리세스 영역을 형성하는 단계는,복수의 식각 영역들을 불연속적으로 배치하여 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법
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제14 항에 있어서,상기 리세스 영역을 형성하는 단계는,상기 복수의 식각 영역들을 일정한 패턴으로 배치하여 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법
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제14 항에 있어서,상기 리세스 영역을 형성하는 단계는,상기 복수의 식각 영역들 사이의 거리가 1 내지 100 나노미터가 되도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법
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제13 항, 제14항, 제16항 및 제17항 중 어느 한 항에 있어서,상기 소스 전극 및 드레인 전극을 형성하는 단계는,오믹 콘택에 의해 상기 소스 전극 또는 상기 드레인 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법
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제13 항, 제14항, 제16항 및 제17항 중 어느 한 항에 있어서,상기 버퍼층 및 상기 장벽층은,금속-유기 화학적 기상 증착, 분자선 에피택시, 수소화물 기상 에피택시, 플라즈마 화학 기상 증착, 스퍼터링, 및 원자층 증착 중 하나 이상을 근거로 형성되는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법
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